非平面器件和应变产生沟道电介质的制作方法
【技术领域】
[0001]本发明涉及非平面器件和应变产生沟道电介质。
【背景技术】
[0002]在追求更高的器件密度、更高的性能和更低的成本中半导体产业已经发展进入纳米技术工艺节点。尽管材料和制造中的突破性进步，按比例缩放诸如传统的M0SFET的平面器件已证实具有挑战性。为了克服这些挑战，电路设计者们寻求新颖的结构以实现改进的性能。探究的一个途径是诸如鳍式场效应晶体管(FinFET)的三维设计的发展。FinFET可以认为是一种从衬底突出并且伸入栅极内的典型平面器件。利用从衬底向上延伸的薄“鳍”(或鳍结构)制造典型的FinFET。在该垂直鳍中形成FET的沟道，并且在鳍的沟道区的上方(例如，包裹)提供栅极。用栅极包裹鳍增加了沟道区和栅极之间的接触面积并且允许栅极从多侧控制沟道。这可以以多种途径平衡，并且在一些应用中，FinFET提供降低的短沟道效应，降低的泄露以及更高的电流。换句话说，它们可以比平面器件更快、更小和更有效。
[0003]然而，FinFET和其他非平面器件是发展中的技术，意味着在许多方面，还未实现它们的全部潜力。仅作为一个实例，已经在平面器件中使用沟道应变(内在化沟道区内的压力)以改进电荷载流子流动穿过沟道区。然而，在非平面器件中，已经证实产生沟道应变困难得多，并且当产生沟道应变时，已经证实很难获得期望的改进的载流子迀移率。因此，虽然用于在非平面器件内形成应变的沟道的传统技术在一些方面已经足够，但是它们在其他方面不令人满意。为了继续满足不断增加的设计需求，在该领域及其他领域需要进一步的进步Ο
【发明内容】
[0004]为了解决现有技术中的问题，本发明提供了一种集成电路器件，包括:衬底；第一鳍结构和第二鳍结构，所述第一鳍结构和所述第二鳍结构均设置在所述衬底上并且具有限定在所述第一鳍结构和所述第二鳍结构之间的隔离部件沟槽；应变部件，设置在所述隔离部件沟槽内的所述衬底的水平面上；以及填充电介质，设置在所述隔离部件沟槽内的所述应变部件上。
[0005]在上述集成电路器件中，其中，所述应变部件还设置在所述第一鳍结构的垂直面上以及所述第二鳍结构的垂直面上。
[0006]在上述集成电路器件中，其中，所述应变部件配置为在所述第一鳍结构上形成的晶体管的沟道区上产生应变。
[0007]在上述集成电路器件中，还包括设置在所述应变部件和所述填充电介质之间的衬垫。
[0008]在上述集成电路器件中，还包括设置在所述应变部件和所述填充电介质之间的衬垫；其中，所述衬垫与所述填充电介质的最顶面间隔开。
[0009]在上述集成电路器件中，还包括设置在所述应变部件和所述填充电介质之间的衬垫；其中，所述隔离部件沟槽内的隔离部件包括位于所述隔离部件的最顶面和所述衬垫的最顶面之间的介电材料。
[0010]在上述集成电路器件中，还包括第三鳍结构，所述第三鳍结构设置在所述衬底上并且具有设置在所述第三鳍结构上的P-沟道器件，其中，所述第三鳍结构具有设置在所述衬底上的第一层、设置在所述第一层上的第二层以及设置在所述第二层的至少三个表面上的第三层。
[0011]在上述集成电路器件中，还包括第三鳍结构，所述第三鳍结构设置在所述衬底上并且具有设置在所述第三鳍结构上的P-沟道器件，其中，所述第三鳍结构具有设置在所述衬底上的第一层、设置在所述第一层上的第二层以及设置在所述第二层的至少三个表面上的第三层；其中，所述第一层包括SiGe，其中，所述第二层包括元素Si，并且其中，所述第三层包括SiGe。
[0012]根据本发明的另一个方面，提供了一种半导体器件，包括:衬底；鳍，所述鳍从所述衬底垂直地延伸出，并且包括两个或多个源极/漏极区和设置在所述两个或多个源极/漏极区之间的沟道区；以及隔离部件，设置在与所述鳍相邻的所述衬底上，其中，所述隔离部件包括:衬垫，设置在所述鳍的侧面上和所述衬底的顶面上；以及填充材料，设置在所述衬垫上并且具有与所述衬底相对的最顶面，其中，所述衬垫远离所述填充材料的最顶面设置。
[0013]在上述半导体器件中，其中，所述衬垫包括SiN，并且其中，所述填充材料包括Si0xO
[0014]在上述半导体器件中，还包括应变部件，设置在所述鳍的所述侧面上，并且介于所述鳍的半导体材料和所述衬垫之间。
[0015]在上述半导体器件中，还包括应变部件，设置在所述鳍的所述侧面上，并且介于所述鳍的半导体材料和所述衬垫之间；其中，所述应变部件还设置在所述衬底的所述顶面上介于所述衬底的半导体材料和所述衬垫之间。
[0016]在上述半导体器件中，还包括应变部件，设置在所述鳍的所述侧面上，并且介于所述鳍的半导体材料和所述衬垫之间；其中，将所述应变部件配置成在所述鳍的所述沟道区中产生沟道应变。
[0017]在上述半导体器件中，还包括应变部件，设置在所述鳍的所述侧面上，并且介于所述鳍的半导体材料和所述衬垫之间；其中，将所述应变部件配置成在所述鳍的所述沟道区中产生沟道应变；其中，所述沟道应变是拉伸应变，其中，所述鳍包括在所述鳍上形成的η-沟道器件，以及其中，所述η-沟道器件包括所述沟道区和两个或多个所述源极/漏极区。
[0018]在上述半导体器件中，其中，所述鳍包括设置在所述衬底上的第一半导体层、设置在所述第一半导体层上的第二半导体层以及设置在所述第二半导体层的至少三个表面上的第三半导体层，并且其中，所述第二半导体层具有与所述第一半导体层和所述第三半导体层不同的组成。
[0019]根据本发明的又一个方面，提供了一种形成半导体器件的方法，所述方法包括:接收工件，所述工件具有在所述工件上形成的鳍结构，其中，所述鳍结构包括第一半导体部分和在组成上与所述第一半导体部分不同的第二半导体部分；在所述鳍结构的沟道区内的所述第一半导体部分上选择性地形成应变结构；在所述应变结构上形成隔离部件；在邻近所述沟道区的一对源极/漏极区中使所述第二半导体部分凹进；以及在所述一对源极/漏极区中的凹进的所述第二半导体部分上外延生长源极/漏极结构。
[0020]在上述方法中，其中，选择性地形成所述应变结构包括在暴露所述沟道区的所述鳍结构上形成硬掩模层。
[0021 ] 在上述方法中，其中，选择性地形成所述应变结构包括在暴露所述沟道区的所述鳍结构上形成硬掩模层；其中，选择性地形成所述应变结构还包括氧化所述鳍结构的所述沟道区内的所述第一半导体部分以形成包括半导体氧化物的所述应变结构。
[0022]在上述方法中，其中，基于作为NM0S鳍结构的所述鳍结构实施在所述鳍结构的所述第一半导体部分上选择性地形成所述应变结构。
[0023]在上述方法中，其中，选择性地形成所述应变结构还包括沿着水平面形成所述应变结构的部分并且在所述鳍结构和另一鳍结构之间延伸。
【附图说明】
[0024]当结合附图进行阅读时，从下面详细的描述可以最佳地理解本发明。应该强调的是，根据工业中的标准实践，各种部件没有按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或缩小。
[0025]图1是根据本发明的各个方面的工件的一部分的透视图。
[0026]图2A和图2B是根据本发明的各个方面的用于在工件上制造鳍基器件的方法的流程图。
[0027]图3和图4是根据本发明的各个方面的经历用于形成鳍基器件的方法的工件的一部分的截面图。
[0028]图5A、图6A、图7A、图8A、图9A、图10A、图11A和图12A是根据本发明的各个方面的经历用于形成示出工件的沟道区的鳍基器件的方法的工件的一部分的截面图。
[0029]图5B、图6B、图7B、图8B、图9B、图10B、图11B和图12B是根据本发明的各个方面的经历用于形成示出工件的源极/漏极区的鳍基器件的方法的工件的一部分的截面图。
[0030]图13是根据本发明的各个方面的经历用于形成鳍基器件的方法的工件的一部分的透视图。
[0031]图14A、图15A、图16A和图17A是根据本发明的各个方面的经历用于形成示出工件的沟道区的鳍基器件的方法的工件的一部分的截面图。
[0032]图14B、图15B、图16B和图17B是根据本发明的各个方面的经历用于形成示出工件的源极/漏极区的鳍基器件的方法的工件的一部分的截面图。<