br>【具体实施方式】
[0033]本发明大体上涉及1C器件制造以及，更具体地，涉及具有设置在STI沟槽内的鳍上并且向下延伸至衬底的应变产生部件的FinFET。
[0034]本发明提供了许多不同的实施例或实例，用以实现本发明的不同特征。以下描述元件和布置的特定实例以简化本发明。当然这些仅仅是实例并不旨在限定。例如，以下描述中在第二部件上方或上形成第一部件可以包括第一和第二部件以直接接触形成的实施例，并且也可以包括其中在第一和第二部件之间形成额外的部件使得第一和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参照标号和/或字符。该重复是为了简明和清楚的目的，而且其本身没有规定所述各种实施例和/或结构之间的关系。
[0035]而且，为了便于描述，可以在本文中使用诸如“下面”、“在…之下”、“下部”、“在…之上”、“上部”等的空间相对术语以描述附如图所示的一个元件或部件与另一个(些)元件或部件的关系。除了附图中示出的方位之外，空间相对术语旨在包括器件在使用或操作中的不同方位。例如，如果翻转附图中的器件，描述为位于其他元件或部件“之下”或“下面”的元件则可以被定向成位于其他元件或部件“之上”。因此，示例性术语“之下”可以包括之上和之下两个方位。装置可以以其他方位定向(旋转90度或处于其他方位)并且本文使用的空间相对描述符可以同样地以作出相应的解释。
[0036]图1是根据本发明的各个方面的工件100的一部分的透视图。为了清楚和更好地说明本发明的构思简化了图1。额外的部件可以合并到工件100内，并且对于工件100的其他实施例，可以替换或删除以下描述的一些部件。
[0037]工件100包括衬底102或晶圆，衬底102或晶圆具有在其上形成的一个或多个鳍结构104。鳍结构104代表任何凸起的部件，并且虽然示出的实施例包括FinFET鳍结构104，但是进一步实施例也包括其他在衬底102上形成的凸起的有源器件和无源器件。示出的鳍结构104包括η-沟道(NMOS) FinFET 106和p-沟道(PMOS) FinFET 108。依次地，每个FinFET106和108包括一对相对的源极/漏极区110，其可以包括各种掺杂的半导体材料以及设置在源极/漏极区110之间的沟道区112。通过对邻近和外包沟道区112的栅极堆叠件114施加的电压控制载流子(对于η-沟道器件的电子和对于p-沟道器件的空穴)流动穿过沟道区112。将栅极堆叠件114示出为半透明的以更好地示出下面的沟道区112。在示出的实施例中，沟道区112升到衬底102的平面之上，在衬底102的该平面上形成沟道区112，并且因此，可以将鳍结构104称为“非平面”器件。凸起的沟道区112提供比可比较的平面器件更大的接近栅极堆叠件114的表面面积。这增强了栅极堆叠件114和沟道区112之间的电磁场相互作用，其可以降低与更小的器件的相关的泄露和短沟道效应。因此，在许多实施例中，FinFET 106和108以及其他非平面器件比它们的平面相对物在更小的占用空间(footprint)内实现更好的性能。
[0038]如以下更详细地描述，为了使相应的FinFET 106和108彼此电隔离，在鳍结构104之间的衬底102上形成隔离部件116。示例性隔离部件116包括在衬底102上形成的衬垫118以及在衬垫118上形成的填充材料120。隔离部件116也可以包括设置在填充材料120和衬底102之间的沟槽内的应变产生结构122。在图1的图解中，将填充材料120示出为部分去除以显露下面的衬垫118，并且将下面的衬垫118示出为部分去除以显露应变产生结构122。顾名思义，应变产生结构122对包括直接位于结构122之上的部分的鳍结构104的围绕部分产生应变。适当地配置，增加的应变改进载流子流动穿过这些应变部分。通常，沟道区112上的压缩应变改进PM0S器件的载流子迀移率，同时拉伸应变改进NM0S器件的载流子迀移率。因此，在一些实施例中，将应变产生结构122配置成提供拉伸应变并且只在NMOS FinFET 106的沟道区112的下面形成。
[0039]现参照图2A至图17B描述形成FinFET器件106和108以及应变产生结构122的示例性方法。下面的附图指的是穿过沟道区112(例如，沿着平面124)和/或穿过FinFET器件106和108的源极/漏极区110(例如，沿着平面126)截取的横截面。为了参照，在图1中示出这些横截面124和126。
[0040]图2A和2B是根据本发明的各个方面的用于在工件100上制造鳍基器件的方法200的流程图。应该理解，可以在方法200之前、期间和之后提供额外的步骤并且对于该方法的其他实施例可以替换或删除描述的一些步骤。图3和4是经历方法200的工件100的一部分的截面图，其中，穿过沟道区112(沿着平面124)截取截面。贯穿框202和204的相应工艺，源极/漏极区110和沟道区112经历基本上相似的工艺。为了避免不必要的重复，省略了表示沿着源极/漏极区110截取的截面的基本上相似的截面图。然而，对于随后的工艺，提供了沟道区112和源极/漏极区110截面。在这方面，图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图14A、图15A、图16A和图17A是根据本发明的各个方面的工件100的一部分的截面图，其中穿过沟道区112 (沿着平面124)截取截面。图5B、6B、7B、8B、9B、10B、11B、12B、14B、15B、16B和17B是根据本发明的各个方面的工件100的一部分的截面图，其中穿过源极/漏极区110 (沿着平面126)截取截面。图13是根据本发明的各个方面的经历方法200的工件100的一部分的透视图。为了清楚和更好地示出本发明的构思已经简化了图图3至图17B。
[0041]首先参照图2A的框202以及图3，接收包括衬底102的工件100。可以将衬底102分割成用于形成一个或多个NMOS FinFET的称为NM0S区302的第一区和用于形成一个或多个PMOS FinFET的称为PM0S区304的第二区。NM0S区302可以邻近PM0S区304或与PM0S区304分隔，并且在这些区之间可以形成包括沟槽隔离部件116和/或伪器件的多种隔离部件。在以下详细描述的实施例中，在NM0S区302和PM0S区304中形成FinFET。然而，应该理解，这些FinFET代表任何凸起的结构，并且进一步实施例包括在衬底102上形成的其他凸起的有源和无源器件。
[0042]在一些实施例中，衬底102可以包括两层或更多层，示出了衬底层306和308。适用于衬底层306和/或308的材料包括块状硅。可选地，衬底层306和308可以包括诸如晶体结构中的硅或锗的元素(单元素)半导体；诸如硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；或它们的组合。衬底102还可以包括绝缘体上硅(SOI)结构。因此，衬底层306和/或308可以包括诸如半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化物和/或其他合适的绝缘体材料的绝缘体。使用注氧分离(SIM0X)、晶圆接合、和/或其他合适的方法制造SOI衬底。在示例性实施例中，第一衬底层306包括SiGe，而第二衬底层308包括元素Si (即，不具有Ge或其他半导体的掺杂或未掺杂的Si)。
[0043]衬底层306和308可以具有非均匀的组成。例如，在图3中，第一衬底层306包括组成上与底部312不同的顶部310。在实例中，底部312包括Ge浓度在约10原子百分比和约30原子百分比之间选择的SiGe，而顶部310包括Ge浓度大于底部312并且在约15原子百分比和约60原子百分比之间选择的SiGe。这些部分可以具有任何相关的厚度，并且在实例中，顶部310具有在约30nm和约lOOnm之间的厚度(由箭头314表示)并且底部312具有在约1 μπι和约3μπι约之间的厚度(由箭头316表示)。衬底层306和308的组成可以用于调整由层306和308之间的界面产生的应变以及平衡相关器件的其他特性。例如，由于锗原子的存在，SiGe半导体晶体具有比元素Si半导体晶体更大的内在间距。SiGe中的Ge的浓度越大，相应的间距越大。部分由于该不同的间距，Si晶体结构和SiGe晶体结构之间的界面(诸如衬底层306和308之间的界面)可以用于产生在衬底102中和围绕结构中的内部应变。
[0044]可以看出，在NM0S区302和PM0S区