区302和PM0S区304的上方沉积第三硬掩模层902然后从PM0S区304选择性地去除第三硬掩模层902。
[0057]参照图2A的框216并且仍然参照图9A和图9B，衬底102在PM0S区304中部分地凹进，而第三硬掩模层902保护在NM0S区302内的衬底102。可以使用任何合适的蚀刻技术以凹进PM0S区304中的第二衬底层308，包括干蚀刻、湿蚀刻、RIE和/或其他蚀刻方法，并且在示例性实施例中，利用含氟气体(例如，CF2)的干蚀刻技术选择性地蚀刻第二衬底层308而不蚀刻围绕的结构。在蚀刻之后，一些量的第二衬底层308可以保留，并且在各个实施例中，剩余的第二衬底层308具有在约5nm和约25nm之间的厚度。
[0058]框216中的凹进衬底102还可以包括凹进在PM0S区304中衬垫118的部分。通过凹进衬垫118，增加了可用于外延生长的第二衬底层308的表面积，从而在第二衬底层308和任何随后形成的层之间提供更好的接合。可以使用任何合适的蚀刻技术凹进衬垫118，包括干蚀刻、湿蚀刻、RIE和/或其他蚀刻方法，并且在示例性实施例中，利用HF的湿蚀刻技术选择性地蚀刻衬垫118而不蚀刻围绕的结构。可以比第二衬底层308更进一步地凹进衬垫118，并且在示出的实施例中，在蚀刻之后，衬垫118的顶面在第二衬底层308的顶面之下。
[0059]参照图2B的框218并且参照图10A和图10B，在PM0S区304中的第二衬底层308上形成第三衬底层1002。正如第一和第二衬底层，第三衬底层1002可以包括元素(单元素)半导体、化合物半导体、电介质或它们的组合。在各个示例性实施例中，第三衬底层1002包括具有在约45原子百分比和约100原子百分比之间的Ge浓度的SiGe。在进一步示例性实施例中，第三衬底层1002包括不具有Si的掺杂或未掺杂的Ge ( S卩，元素Ge半导体)。可以通过包括外延生长、ALD、CVD和/或PVD的任何合适的技术沉积第三衬底层1002，并且第三衬底层1002可以形成为任何合适的厚度。在一些示例性实施例中，第三衬底层1002可以形成为在约20nm和约40nm之间的厚度。
[0060]在比第二衬底层308更进一步地凹进衬垫118的实施例中，可以在第二衬底层308的三个或更多个表面上(水平顶面和两个垂直侧面)沉积第三衬底层1002。该增加的接合面积可以降低在第二衬底层308和第三衬底层1002之间的界面处的空隙和其他界面缺陷的发生。第三衬底层1002的沉积之后可以进行CMP工艺以去除在填充电介质之上延伸的材料。在沉积第三衬底层1002之后，可以从NM0S区302去除第三硬掩模层902，并且这可以作为CMP工艺的一部分或通过另一合适的技术实施。
[0061]参照图2B的框220并且参照图11A和图11B，凹进填充材料120。在NM0S区内，凹进工艺也可以包括凹进衬垫118的一部分。在示出的实施例中，比填充材料120更进一步地凹进NM0S区302中的衬垫118从而使得NM0S区302中的衬垫118的顶面位于该区域中的填充材料120的顶面之下。通过调整蚀刻技术可以控制填充材料120的顶面和衬垫118的顶面之间的间隙，并且在各个实施例中，该间隙在约3nm和约10nm之间的范围内。可以使用任何合适的蚀刻技术凹进填充材料120和/或衬垫118，包括干蚀刻、湿蚀刻、RIE和/或其他蚀刻方法，并且在示例性实施例中，使用各向异性干蚀刻选择性地去除填充材料120而不蚀刻衬底层。
[0062]参照图2B的框222以及图12A和图12B，在鳍结构104和填充材料120上方形成介电层1202。介电层1202可以提供包括填充由NM0S区中的衬垫118的凹进留下的间隙的多种用途。介电层1202也可以用作伪栅极结构的一部分。在这方面，在源极/漏极部件1502的形成期间为了保护鳍结构104的沟道区112，可以在NM0S区302和/或PM0S区304的沟道区112的上方形成伪栅极。因此在实施例中，设置在沟道区112中的介电层1202的部分是伪栅极电介质。介电层1202可以包括诸如半导体氧化物、半导体氮化物、半导体碳化物、半导体氮氧化物、其他合适的材料和/或它们的组合的任何合适的介电材料，并且在示例性实施例中，包括与填充材料120相同的介电材料和组分。
[0063]参照图2B的框224以及图13，在介电层1202上形成诸如伪栅极层1304的伪栅极1302的剩余结构、伪栅极硬掩模层1306和/或栅极间隔件1308。更详细地，形成伪栅极1302可以包括沉积包含多晶硅或其他合适的材料的伪栅极层1304以及在光刻工艺中图案化层。之后，可以在伪栅极层1304上形成伪栅极硬掩模层1306并且伪栅极硬掩模层1306可以包括诸如半导体氧化物、半导体氮化物、半导体碳化物、半导体氮氧化物、其他合适的材料和/或它们的组合的任何合适的材料。
[0064]在一些实施例中，在伪栅极1302的每一侧上(在伪栅极1302的侧壁上)形成栅极间隔件1308或侧壁间隔件。栅极间隔件1308可以用于补偿随后形成的源极/漏极部件1502并且可以用于设计或改变源极/漏极结构(结)轮廓。栅极间隔件1308可以包括诸如半导体氧化物、半导体氮化物、半导体碳化物、半导体氮氧化物、其他合适的材料和/或它们的组合的任何合适的介电材料。
[0065]参照图2B的框226以及图14A和图14B，蚀刻介电层1202和源极/漏极区110内的一层或多层衬底层。关于介电层1202，为了控制和对准源极/漏极部件1502的外延生长，蚀刻技术可以保留在衬底层的顶面之上延伸的层1202的部分。这可以通过使用配置为蚀刻介电层1202的水平面快于垂直面的各向异性蚀刻技术来实现。关于衬底层，在NM0S区302中，蚀刻保留第二衬底层308的一部分余下用作用于外延生长工艺的晶种层。在PM0S区304中，蚀刻可以保留第三衬底层1002的一部分余下用作用于外延生长工艺的晶种层。在另一实施例中，蚀刻可以从PM0S区304的源极/漏极区110完全去除第三衬底层1002仍然保留第二衬底层308的一部分用作晶种层。蚀刻可以作为单蚀刻工艺或作为利用多种蚀刻剂和技术的多蚀刻工艺实施，而且在各个实施例中，蚀刻工艺包括干蚀刻(诸如前述提及的各向异性干蚀刻技术)、湿蚀刻、RIE和/或其他合适的蚀刻技术。
[0066]参照图2B的框228以及图15A和图15B，在衬底层(例如，NM0S区302中的第二衬底层308，PMOS区304中的第三衬底层1002等)上形成凸起的源极/漏极部件1502。伪栅极1302和/或栅极间隔件1308将源极/漏极部件1502限制于源极/漏极区110，并且介电层1202将源极/漏极部件限制于水平地在源极/漏极区110内。在许多实施例中，可以通过一种或多种外延或外延(epi)工艺形成源极/漏极部件1502，通过外延或外延(epi)工艺在鳍结构104上以晶体状态生长Si部件、SiGe部件和/或其他合适的部件。合适的外延工艺包括CVD沉积技术(例如，汽相外延(VPE)和/或超高真空CVD (UHV-CVD)、分子束外延和/或其他合适的工艺。外延工艺可以使用气态和/或液态前体，其与鳍结构104的组分相互作用。
[0067]在外延工艺期间可以通过引入掺杂物质原位掺杂源极/漏极部件1502，掺杂物质包括:诸如硼或p-型掺杂剂；诸如磷或砷的η-型掺杂剂和/或包括它们的组合的其他合适的掺杂剂。如果不原位掺杂源极/漏极部件1502，则实施注入工艺(即，结注入工艺)以掺杂源极/漏极部件1502。在示例性实施例中，NM0S区302中的源极/漏极部件1502包括SiP，而PM0S区304中的那些源极/漏极部件1502包括GeSnB (锡可以用于调整晶格常数)和/或SiGeSnB。可以实施一种或多种退火工艺以活化源极/漏极部件1502。合适的退火工艺包括快速热退火(RTA)和/或激光退火工艺。
[0068]参照图2B的框230以及图16A和图16B，在源极/漏极区110中的源极/漏极部件1502上形成层间电介质(ILD) 1602。ILD 1602可以包围伪栅极1302和/或栅极间隔件1308从而允许去除这些部件并且在产生的空腔中形成替换栅极114。因此，在这些实施例中，如图16A所示在沉积ILD 1602之后去除伪栅极1302。ILD 1602也可以是电互连工件的器件(包括FinFET器件106和108)的电互连结构的一部分。在这些实施例中，ILD 160