垂直层叠应变Si/SiGe异质结CMOS器件结构及其制备方法
【技术领域】
[0001]本发明涉及半导体器件制备技术领域，具体涉及一种垂直层叠应变Si/SiGe异质结CMOS器件结构及其制备方法。
【背景技术】
[0002]半导体集成电路是电子工业的基础，人们对电子工业的巨大需求，促使该领域的发展十分迅速。在过去的几十年中，电子工业的迅猛发展对社会发展及国民经济产生了巨大的影响。目前，电子工业已成为世界上规模最大的工业，在全球市场中占据着很大的份额，产值已经超过了 10000亿美元。
[0003]Si CMOS集成电路具有低功耗、高集成度、低噪声和高可靠性等优点，在半导体集成电路产业中占据了支配地位。然而随着集成电路规模的进一步增大、器件特征尺寸的减小、集成度和复杂性的增加，尤其是器件特征尺寸进入纳米尺度以后，Si CMOS器件的材料、物理特征的局限性逐步显现了出来，限制了 Si集成电路及其制造工艺的进一步发展。尽管微电子学在化合物半导体和其它新材料方面的研宄及在某些领域的应用取得了很大进展，但远不具备替代硅基工艺的条件。而且根据科学技术的发展规律，一种新的技术从诞生到成为主力技术一般需要二三十年的时间。所以，为了满足传统性能提高的需要，增强SiCMOS的性能被认为是微电子工业的发展方向。
[0004]采用应变S1、SiGe技术是通过在传统的体Si器件中引入应力来改善迀移率，提高器件性能。可使硅片生产的产品性能提高30%?60%，而工艺复杂度和成本却只增加
I%?3 %。对现有的许多集成电路生产线而言，如果采用应变SiGe材料不但可以在基本不增加投资的情况下使生产出来的Si CMOS集成电路芯片性能明显改善，而且还可以大大延长花费巨额投资建成的集成电路生产线的使用年限。
[0005]随着器件特征尺寸进入亚50纳米阶段，在对应变S1、SiGe CMOS平面结构的研宄过程中也遇到了诸多难题:短沟道效应、热载流子效应等使得器件尺寸无法进一步缩小；栅氧化层厚度的减薄导致氧化层击穿，遂穿电流使阈值电压漂移；多晶硅耗尽效应和多晶硅的电阻对阈值电压的影响也越来越大等，这些都使器件及电路性能无法继续按照摩尔定律的发展规律发展下去，研宄新结构的器件就变的尤为重要。
[0006]现有的主流技术是以Si材料为主体的CMOS集成电路技术。随着集成电路集成度的不断提高，特征尺寸不断减小，出现了一系列材料、器件物理、器件结构和工艺技术等方面的问题，尤其是由于体Si材料的空穴迀移率比电子迀移率低，Si CMOS电路的性能在很大程度上受p-MOSFET的制约，限制了器件性能的进一步提升。
【发明内容】
[0007]为解决上述问题，本发明提供了一种垂直层叠应变Si/SiGe异质结CMOS器件结构及其制备方法，采用张应变Si材料作n-MOSFET沟道，压应变SiGe材料作p-MOSFET沟道，n-MOSFET与p-MOSFET采用垂直层叠结构，二者共用一个多晶SiGe栅电极，电子和空穴的迀移率均有较大提高，克服传统Si CMOS技术迀移率退化对器件性能提升的限制，提高芯片速度，n-MOSFET与p-MOSFET采用垂直层叠结构，面积比体Si CMOS缩小一半，减小了传统的Si CMOS技术版图上面积，提高了芯片的集成度、速度，增强了电流驱动能力且n-MOSFET与p-MOSFET的层结构设计完全一致，二者共用一个多晶SiGe栅电极，有利于调节功函数和HCMOS的阈值电压等，为Si基器件和集成电路的高速、高频化发展开辟新的技术途径。
[0008]为实现上述目的，本发明采取的技术方案为:
[0009]一种垂直层叠应变Si/SiGe异质结CMOS器件结构，从下往上依次包括硅衬底、弛豫SiGe缓冲层、弛豫5込和(13虚衬底、η + δ掺杂层、弛豫Sitl 7Getl 3间隔层、应变Si沟道、弛豫Sia7Gea3中间层、应变Si Q.5GeQ.5沟道、弛豫Si Q.7GeQ.3帽层和应变Si帽层；弛豫Si 0.7Ge0.3间隔层上左侧设有源极，右侧设有漏极，源极和漏极分别位于由应变Si沟道、弛豫Sia 7Ge0.3中间层、应变Sitl 5Getl 5沟道、弛豫Si Cl7Getl 3帽层和应变Si帽层连接而成的立方体结构的两侦牝应变Si帽层上方一侧设有302层和多晶SiGe栅极。
[0010]为解决上述问题，本发明还提供了一种垂直层叠应变Si/SiGe异质结CMOS器件结构的制备方法，包括如下步骤:
[0011]S1、选取掺杂浓度为I X 115?1X10 16CnT3的P型Si衬底；
[0012]S2、在600?800°C，利用超高真空化学气相淀积方法，在硅衬底上生长弛豫SiGe缓冲层；
[0013]S3、在600?800°C，利用超高真空化学气相淀积方法，在S2得到的弛豫SiGe上生长弛豫Sia7Gea3虚衬底；
[0014]S4、在600?800°C，利用超高真空化学气相淀积方法，在S3得到的弛豫Sia7Gea3虚衬底上生长η+ δ掺杂层；
[0015]S5、在600?800°C，利用超高真空化学气相淀积方法，在S4得到的η+ δ掺杂层上生长弛豫Sitl 7Getl 3间隔层；
[0016]S6、在350?400°C，利用超高真空化学气相淀积方法，在S5得到的弛豫Sia7Gea3间隔层上生长应变Si沟道；
[0017]S7、在600?800°C，利用超高真空化学气相淀积方法，在S6得到的应变Si沟道上，生长弛豫Sitl 7Getl 3中间层；
[0018]S8、在600?800°C，利用超高真空化学气相淀积方法，在S7得到的弛豫Sia7Gea3中间层上生长应变Sia5Gea5沟道；
[0019]S9、在600?800°C，利用超高真空化学气相淀积方法，在S8得到的应变Sia5Gea5沟道上生长弛豫Sia7Gea3帽层；
[0020]S10、在350?400°C，利用超高真空化学气相淀积方法，在S9得到的弛豫Sia 7Ge0.3帽层上生长应变Si帽层；
[0021]S11、在SlO得到的结构上光刻出有源区；
[0022]S12、在Sll得到的有源区中制备出源、漏；
[0023]S13、在S12得到的结构上生长栅氧；
[0024]S14、在S13得到的结构上制备P+多晶SiGe栅；
[0025]S15、在S14得到的结构上钝化；
[0026]S16、在S15得到的结构上光刻引线孔；
[0027]S17、在S16得到的结构上进行合金工艺；
[0028]S18、在S17得到的结构上光刻引线。
[0029]其中，所述SipxGex缓冲层厚度为1.8 μ m且Ge组分由x = O到x = 0.3缓慢变化的。
[0030]其中，弛豫SiGe作为虚衬底，厚度为0.3 μ m且Ge组分为0.3。
[0031]其中，弛豫Sia7Gea3n+型δ掺杂层厚度为4nm、掺杂浓度为10 18cnT3。
[0032]其中，弛豫Sia7Gea3间隔层厚度为8nm ;应变Si沟道层厚度为8nm ;弛豫SiGe中间层厚度为4nm且与弛豫SiGe虚衬底具有相同Ge组分的；应变SiGe沟道层厚度为8nm，其中Ge组分为0.5 ;弛豫Sia7Gea3帽层厚度为2nm，应变Si帽层厚度为2nm。
[0033]其中，p+多晶SiGe栅的掺杂浓度为10 2°cm_3。
[0034]本发明具有以下有益效果:
[0035]采用张应变Si材料作n-MOSFET沟道，压应变SiGe材料作p-MOSFET沟道，n-MOSFET与p-MOSFET采用垂直层叠结构，二者共用一个多晶SiGe栅电极，电子和空穴的迀移率均有较大提高，克服传统Si CMOS技术迀移率退化对器件性能提升的限制，提高芯片速度，n-MOSFET与p-MOSFET采用垂直层叠结构，面积比体Si CMOS缩小一半，减小了传统的Si CMOS技术版图上面积，提高了芯片的集成度、速度，增强了电流驱动能力且n-MOSFET与p-MOSFET的层结构设计完全一致，二者共用一个多晶SiGe栅电极，有利于调节功函数和HCMOS的阈值电压等，为Si基器件和集成电路的高速、高频化发展开辟新的技术途径。
【附图说明】
[0036]图1为本发明实施例一种垂直层叠应变Si/SiGe异质结CMOS器件的工艺流程。
[0037]图2为本发明实施例一种垂直层叠应变Si/SiGe异质结CMOS器件的结构示意图。
【具体实施方式】
[0038]为了使本发明的目的及优点更加清楚明白，以下结合实施例对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明