一种围栅异质结器件的制作方法
【技术领域】
[0001]本发明涉及半导体器件技术领域，具体涉及一种围栅异质结器件。
【背景技术】
[0002]三族-五族化合物异质结高电子迀移率晶体管(HEMTs)不但具有禁带宽度大、临界击穿电场高、电子饱和速度高，而且具有抗辐射、导热性能好和良好的化学稳定性等优点，因此特别适用于高温高场强应用，是电力电子应用最具潜力的晶体管之一。
[0003]一般的异质结HEMTs都是平面叠加器件，例如AlGaN/GaN HEMTs包括由蓝宝石、硅或SiC形成的衬底、在衬底上形成的GaN层、在GaN层上形成的AlGaN层、在AlGaN层上两个间隔的欧姆电极和在那之间形成的栅电极。
[0004]随着器件尺寸的减小，双栅FinFET (鳍式场效晶体管，Fin Field-EffectTransistor ；FinFET)围栅结构的器件越来越受到欢迎，围栅结构的娃器件主要原理是沟道在Fin的两个垂直侧面和顶部，通过Fin两个垂直侧面的栅极控制沟道的夹断与导通，能有效的减小器件的尺寸，但是基于硅、碳化硅等材料制成的Fin结构器件不仅击穿电压低泄露电流大，而且在高温高场强环境下工作时性能不稳定，存在容易失效的问题。目前在大功率器件和智能IC领域里，尚未发现有基于三五族氮化物异质结型Fin结构的器件报道。
【发明内容】
[0005]本发明所要解决的，就是针对上述传统基于硅或碳化硅材料的围栅Fin结构器件中存在的问题，提出一种耐高压低漏电电流，且在高温高场强环境下仍能正常工作，能在异质结型HEMTs中集成且版图和工艺兼容性好，且具有超低漏电电流的围栅异质结型器件。
[0006]为实现上述目的，本发明采用如下技术方案:
[0007]一种围栅异质结器件，如图2所示，包括从下往上依次设置的第一类半导体衬底100、第二类半导体薄膜200和第三类半导体薄膜300，所述第二类半导体薄膜200和第三类半导体薄膜300在连接处形成异质结；所述第三类半导体薄膜300的两端分别设置有第一欧姆接触301和第二欧姆接触302 ;所述异质结界面处从靠近第一欧姆接触301 —端到靠近第二欧姆接触302 —端依次具有第一沟道201、第二沟道202和第三沟道203 ;所述第二欧姆接触302远离第一欧姆接触301的一侧具有第一绝缘体400，所述第一绝缘体400的底面与第二类半导体薄膜200的上表面连接；所述第一欧姆接触301与第二欧姆接触302之间具有栅极303，所述栅极303为围栅结构；所述栅极303包括第二绝缘体500和设置在第二绝缘体500上表面的金属区600，所述第二绝缘体500位于第一类半导体衬底100上表面，所述第二类半导体薄膜200和第三类半导体薄膜300沿器件横向方向穿过第二绝缘体500，所述金属区600、第二绝缘体500及位于第二绝缘体500中的第三类半导体薄膜300和第二类半导体薄膜200形成MIS (金属-绝缘体-半导体)结构；所述第二沟道202位于MIS结构中第三类半导体300的正下方，所述第一沟道位于栅极303与第一欧姆接触301之间的第三类半导体薄膜300正下方，所述第三沟道位于栅极303与第二欧姆接触302之间的第三类半导体薄膜300正下方，第一沟道201、第三沟道203为器件的漂移区，是器件正反向的耐压区，所述栅极303具有两个引出电极，沿器件纵向方向分别位于MIS结构两侧。
[0008]进一步的，所述第一类半导体衬底100为蓝宝石、硅和碳化硅中的一种；所述第二类半导体薄膜200和第三类半导体薄膜300为三族-五族化合物，且在第二类半导体200与第三类半导体300的接触界面处能形成异质结。
[0009]进一步的，所述金属区600是具有功函数大于4.0eV的金属。
[0010]更进一步的，其特征在于，金属区600设置的金属为T1、N1、Al、Au、Pt、No、W、Ag、Mo或Pb中的一种或多种金属层叠加。
[0011]本方案中所述的多种金属层叠加，包括如Ni (60nm)/Au(130nm)、Ti (30nm)/Al (60nm) /Ti (30nm) /Au (150nm)等。
[0012]进一步的，所述的MIS结构中具有能使得第二沟道202耗尽的第三类半导体薄膜300势皇层，所述的第三类半导体薄膜300势皇层的厚度为I?50纳米。
[0013]更进一步的，所述MIS结构中第三类半导体薄膜300周围的第二类绝缘体500中具有能使得第二沟道202耗尽的F离子或Cl离子，所述的F离子或Cl浓度为112?
120CnT30
[0014]更进一步的，所述第三类半导体薄膜300势皇层中具有能使得第二沟道202耗尽的F离子或Cl离子，所述的F离子或Cl离子浓度为112?10 2°cm_3。
[0015]再进一步的，所述的MIS结构中位于第二沟道202正下方的第二类半导体薄膜200中具有能使得第二沟道202耗尽的镁离子或钠离子或铁离子，所述的镁离子或钠离子或铁离子浓度为112?102°Cm_3。
[0016]更进一步的，所述MIS结构中的第三类半导体300势皇层中掺杂有F离子或Cl离子，用于使得第二沟道202的二维电子气耗尽；所述的F离子或Cl离子的浓度为112?
120CnT3;
[0017]更进一步的，所述MIS结构中位于第二沟道202正下方的第二类半导体薄膜200中掺杂有镁离子或钠离子或铁离子，用于使第二沟道202的二维电子气耗尽；所述的F离子或Cl离子和所述镁离子或钠离子或铁离子的浓度为112?10 2°cm_3。
[0018]本发明的有益效果为，器件具在高温高场强环境下性能稳定的优点，能在异质结型HEMTs种集成，且版图和工艺兼容性好，具有超低漏电电流。
【附图说明】
[0019]图1是本发明的围栅异质结型器件结构示意图；
[0020]图2是沿图1中E-F线的剖面示意图；
[0021]图3是本发明的围栅异质结器件作为MIS器件时的电压电流特性图；
[0022]图4是本发明的围栅异质结器件作为二极管器件的应用示意图；
[0023]图5是本发明的围栅异质结器件作为二极管器件的电压电流特性图；
[0024]图6是本发明的围栅异质结器件实现的第一种方法的E-F线的剖面示意图；
[0025]图7是本发明的围栅异质结器件实现的第一种方法；
[0026]图8是本发明的围栅异质结器件实现的第二种方法；
[0027]图9是本发明的围栅异质结器件实现的第三种方法；
[0028]图10是本发明的围栅异质结器件实现的第四种方法；
[0029]图11是本发明的围栅异质结器件实现的第五种方法；
[0030]图12是本发明的围栅异质结器件实现的第六种方法；
[0031]图13是本发明的围栅异质结器件实现的第七种方法；
[0032]图14是本发明的围栅异质结器件实现的第八种方法；
[0033]图15是本发明的围栅异质结器件实现的第九种方法；
[0034]图16是本发明的围栅异质结器件实现的第十种方法；
[0035]图17是本发明的围栅异质结器件的八角形元胞结构示意图；
[0036]图18是本发明的围栅异质结器件的条形元胞结构示意图；
[0037]图19是本发明的围栅异质结器件的四边形元胞结构示意图；
[0038]图20是本发明的围栅异质结器件制作工艺流程中在衬底上沉淀第二类和第三类半导体材料后结构示意图；
[0039]图21是本发明的围栅异质结器件制作工艺流程中在第二类半导体上沉积第一类绝缘体后结构示意图；
[0040]图22是本发明的围栅异质结器件制作工艺流程中在第三类半