专利名称：一种制备极短栅长体硅围栅MOSFETs的方法
技术领域：
本发明属于微电子纳米尺度互补金属氧化物半导体器件(CM0Q及极大规模集成 技术领域，特别是指一种用于制备极短栅长体硅围栅金属半导体场效应晶体管(MOSFETs) 的方法。
背景技术：
纳米CMOS器件继续按照Moore定律向前发展，持续缩小平面体硅器件尺寸遇到了 严峻的挑战，各种新结构器件应运而生，器件的栅结构从最初的单栅发展到双栅、三栅，到 完全包围沟道的围绕栅结构，栅控能力和抑制短沟道效应的能力随着栅的数目的增多而不 断增强。具有包围沟道结构和准弹道输运特征的纳米线围栅MOSFET由于有很强的栅控能 力和缩小尺寸的能力而成为集成电路技术发展预测路线图22nm及其以下技术节点的有力 竞争者。目前国内外有初步研究成功制备了纳米线围栅MOSFET的报道，表明围栅纳米线 结构有近乎完美的抑制短沟道效应的能力、优异的驱动性能和关态特性。由于SOI衬底存 在天然的BOX氧化层作为牺牲层，制备围栅结构更为容易，因此还是以SOI衬底为主。但是 采用体硅衬底相对SOI衬底有非常明显的优势一 )消除了 SOI衬底存在自加热效应和浮体效应；二)避免了复杂的源漏工程以降低源漏寄生电阻；三)普通体硅衬底的价格较SOI圆片要便宜许多；四)与传统体硅工艺完全兼容。在体硅上制备围栅器件主要的困难在于形成牺牲层，迄今为止，为数不多的报道 的采用体硅衬底的制备方法或需要复杂且昂贵的外延SiGe作为牺牲层的大马士革假栅工 艺，或直接各向同性刻蚀Si而造成对衬底的污染，另外还无可避免地造成了大的寄生电容 电阻，这些都存在明显的缺点和进一步缩小尺寸的局限性。制备体硅围栅纳米线M0SFET，还有很多的问题要解决。在选择具体实施方案时首 先要考虑很多因素，比如(1)与CMOS工艺的兼容性要好，应尽量避免造成工艺的不确定性和增加工艺难度；(2)工艺的简化，可靠性和可重复性。工艺的简化对于提高成品率至关重要，要降 低线边缘粗糙度、膜厚的非均勻性，尽可能地减小工艺浮动对器件性能的影响；(3)进一步缩小尺寸的能力。工艺中最小特征尺寸应当直接是栅长，而不应转移到其他结构参数，尽可能地辅 助采用其他非光刻方法进一步缩小光刻决定的最小栅长，降低光刻的难度。因此有必要寻 找新的、易于集成到CMOS工艺中去的体硅纳米线围绕栅MOSFETs的制备方法。
发明内容
本发明目的在于提供一种易于集成的、与CMOS工艺兼容性好的极短栅长体硅围栅MOSFETs的制备方法。为了实现上述目的，本发明的主要步骤为1)双阱工艺，推阱2)局部氧化(LOCOS)隔离或浅槽(STI)隔离；3)垫积缓冲SW2氧化层/SiN/氧化物三层介质层；4)正性电子束曝光并刻蚀凹槽；5)负性电子束曝光在凹槽内刻蚀fin岛；6)各向同性垫积缓冲SiO2氧化层和SiN薄膜并对其各向异性刻蚀形成侧墙；7)各向同性刻蚀Si;8)第一步氧化；9)各向异性刻蚀SiN;10)第二步氧化；11)各向异性刻蚀SiN;12)第三步氧化；13)各向同性刻蚀SW2释放Si纳米线；14)淀积栅介质15)淀积栅电极材料16)刻蚀栅电极；17)第一步源漏延伸区浅注入；18)各向同性垫积SiN并各向异性刻蚀形成侧墙；19)源漏深注入；20)形成硅化物；21)金属化。步骤1中的N阱注入采用+P31，P阱注入采用+B11，阱深1-2微米。步骤2中的局部氧化隔离或浅槽隔离中，隔离层厚度为4000至6000人。步骤3中淀积缓冲SW2氧化层的厚度25-50nm，垫积SiN厚度40_80nm，TEOS或 LTO 的厚度 200-400nm。步骤4中正性电子束曝光采用正性电子束光刻胶。陡直凹槽的刻蚀采用氟基反应 离子刻蚀。步骤5中在凹槽内电子束曝光采用负性电子束光刻胶。fin岛的刻蚀采用氯基反 应离子刻蚀。步骤6中淀积的缓冲SW2氧化层厚度5-15nm和SiN厚度30-70nm并刻蚀形成侧
掉 丄回ο步骤7中各向同性刻蚀Si深度为30-70nm。步骤8中第一步氧化的厚度50_90nm。步骤9中各向异性刻蚀SiN的厚度10-50nm。步骤10中第二步氧化的厚度20_80nm。步骤11中各向异性刻蚀SiN的厚度60-120nm。步骤12中第三步氧化的厚度20-80nm。
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步骤13中释放纳米线采用各向同性腐蚀Si02。步骤14中栅介质的等效氧化层厚度为6至30人，栅介质可以是Si0N、Hf0N、HfA10、 HfAlON, HfTaO, HfTaON, HfSiO、HfSiON、HfLaO和HfLaON，栅介质层可通过低压化学气相沉 积、物理气相淀积、金属有机化学气相沉积或者原子层淀积形成。步骤15中栅电极材料可以是多晶硅和金属栅材料(如难熔金属W、Ti、Ta、Mo或 金属氮化物TiN、TaN、HfN、MoN等)，栅电极材料可采用低压化学气相淀积，金属有机化学气 相沉积或者原子层淀积形成，厚度为1000至2000 A。步骤16中栅图形采用负性胶电子束光刻和氯基反应离子刻蚀形成。步骤17中源漏延伸区注入采用低能注入。步骤18中各向同性淀积SiN并各向异性刻蚀形成侧墙的厚度为10-50nm。步骤19中源漏注入nMOSFET采用As注入，pMOSFET采BF2注入。步骤20中硅化物采用NiSi或其他金属硅化物，溅射金属如Ni后，采用两部步快 速热退火形成。步骤21中金属化采用多层金属Ti/TiN//Al_Si/TiN，光刻后刻蚀形成引线接触， 然后合金。本发明利用LPCVD SiN作为侧墙和氧化掩蔽模，在体硅上实现局域氧化层作为牺 牲层的方法形成悬浮的纳米线结构。采用氧化的方法容易控制，工艺重复性好，采用侧墙限 制形成栅技术在一定的光刻能力下能在进一步缩短栅长的同时能大大降低寄生电容，通过 TCAD模拟和结合实际工艺条件仔细优化结构参数，调整工艺参数，可以大大增强缩短器件 尺寸的能力。
图l(a)_(h)给出了本方法的悬浮纳米线的制备步骤(为半边结构示意图，为看得 更清楚另外对称的半边未画出)；其中(a)为垫积预氧/SiN/TEOS三层介质层；(b)为正性 电子束曝光并刻蚀凹槽；(c)为负性电子束曝光在凹槽内刻蚀形成fin岛；(d)为各向同性 垫积Si02/SiN叠层；(e)为各向异性刻蚀形成侧墙；(f)为氧化形成局域SOI结构示意图； (g)为各向异性刻蚀去除fin岛两侧的侧墙；(h)为应力自限制氧化后剖面示意图；图1 (a)-(h)中相同标号表示相同的部件101氧化物(硅酸四乙酯TEOS或低温垫积氧化物LT0)102介质层SiN介质层103缓冲SW2氧化层104Si衬底105Si fin 岛106SiN 侧墙107隔离SiA氧化层108Si纳米线图2给出了最后形成的纳米线围栅MOSFETs的总体结构，其中图2 (a)为包含栅电 极和侧墙的整体结构示意图；图2(b)为略去栅电极和侧墙的内部结构示意图；图2(a)_(b)中相同标号表示相同的部件201SiN侧墙202缓冲SW2氧化层203凹槽内SiN侧墙204源区205隔离SiR氧化层206Si衬底
207栅电极材料209源延伸区
208漏区 210Si纳米线211漏延伸区
具体实施例方式实施例1)双阱工艺和推进N+阱注入Si衬底(104)采用P31+，能量为110_150KeV，剂量为 (1-2) el3，P+阱注Si衬底(104)采用B11+，能量为110_150KeV，剂量为(l_2)e13;并推进， 阱深1-2微米；2)等平面局部氧化(LOCOS)隔离，长场氧1000°C，3000-5000 A;或浅沟槽隔离 (STI)；3)如图 1(a)所示，CVD 垫积缓冲 SW2 氧化层(103) 15nm/SiN(102) 50nm/ TE0S(101)300nm三层介质层；4)如图1(b)所示，采用正性电子束曝光并刻蚀陡直的宽度为120nm的TEOS凹槽；5)如图1 (c)所示，采用SAL601负性电子束曝光在TEOS凹槽内分两步分别刻蚀 SiN/缓冲SiA氧化层和陡直的高度为IOOnm的fin岛(105)；6)如图1 (d)所示，各向同性垫积缓冲氧化层15nm和SiN薄膜35nm ；如图1 (e)所 示，对其各向异性刻蚀形成侧墙(106)；7)各向同性刻蚀Si 50nm;8)第一步氧化，温度1000°C，氧化厚度70nm ；9)各向异性刻蚀SiN厚度30nm ；10)如图1 (f)所示，第二步氧化温度1000°C，厚度40nm ；11)如图1 (g)所示，各向异性刻蚀SiN厚度90nm ；12)第三步氧化温度800°C厚度50nm(107)；13)如图1 (h)所示，各向同性刻蚀60nm的SiO2释放Si纳米线(108)；14)干氧氧化形成栅氧，栅氧的厚度为20-40 A;15)多晶硅采用化学气相淀积LPCVD方法垫积，垫积的多晶硅的厚度为1500人。16)采用电子束光刻和反应离子刻蚀栅，栅电极O07)宽度为150nm ；17)源延伸区(209)和漏延伸区011)浅注入的能量为(As为2_6keV，B为 l-6keV)剂量为(As 为 l_8el4/cm3，B 为 l_6el4/cm3)；18)干氧生长缓冲SW2氧化层lOnm，各向同性垫积SiN厚度为30nm并各向异性 刻蚀30nm的SiN和IOnm的预氧形成侧墙QO1)；19)源区(204)漏区(208)深注入的能量为(As为10_30keV，B为5_15keV)，剂量 为(As 为 4el5/cm3，B 为 3el5/cm3)；20)淀积金属镍Ni的厚度为120-200 A;21)两步RTA退火形成Ni硅化物；22)金属化，采用多层金属Ti/TiN/Al-Si/TiN，光刻、刻蚀后形成引线接触；23)合金温度530°C，时间40秒，最终器件结构如图2所示。以上通过详细实例描述了本发明所提供的纳米线围栅器件及其制备方法，本领域的技术人员应当理解，在不脱离本发明实质的范围内，可以对本发明的器件结构做一定的 变形或修改，其制备方法也不限于实施例中所公开的内容。
权利要求
1.一种制备极短栅长体硅围栅MOSFETs的方法，其主要步骤是1)N阱和P阱形成；2)场区光刻，场区注入，局部氧化隔离或浅槽隔离；3)垫积缓冲SW2氧化层/SiN/氧化物介质层；4)正性电子束曝光并刻蚀介质层形成凹槽；5)负性电子束曝光在凹槽内刻蚀fin岛；6)垫积缓冲S^2氧化层和SiN并刻蚀形成侧墙；7)各向同性刻蚀Si；8)第一步氧化；9)各向异性刻蚀SiN;10)第二步氧化；11)各向异性刻蚀SiN;12)第三步氧化；13)各向同性腐蚀SiO2释放纳米线；14)淀积栅介质；15)淀积栅电极材料；16)刻蚀栅电极；17)源漏延伸区注入；18)各向同性淀积SiN并各向异性刻蚀形成侧墙；19)源漏深注入；20)形成硅化物；21)金属化。
2.根据权利要求1所述的制备极短栅长体硅围栅MOSFETs的方法，其特征在于，所述步 骤3中淀积缓冲SW2氧化层厚度10-50nm，垫积SiN厚度20-80nm，氧化介质层可以是硅酸 四乙酯或低温垫积氧化物，其厚度80-800nm。
3.根据权利要求1所述的新的制备极短栅长体硅围栅MOSFETs的方法，其特征在于，所 述步骤4中正性电子束曝光采用正性电子束光刻胶。陡直凹槽的刻蚀采用氟基反应离子 刻蚀。
4.根据权利要求1所述的制备极短栅长体硅围栅MOSFETs的方法，其特征在于，所述 步骤5中在凹槽内电子束曝光采用负性电子束光刻胶。fin岛的刻蚀采用氯基反应离子刻 蚀。
5.根据权利要求1所述的制备极短栅长体硅围栅MOSFETs的方法，其特征在于，所述步 骤6中垫积的缓冲氧化层厚度5-15nm和SiN厚度30-70nm并刻蚀形成侧墙。
6.根据权利要求1所述的制备极短栅长体硅围栅MOSFETs的方法，其特征在于，所述步 骤7中各向同性刻蚀Si深度为30-70nm。
7.根据权利要求1所述的制备极短栅长体硅围栅MOSFETs的方法，其特征在于，所述 步骤8-12中进行一系列氧化、刻蚀SiN的循环过程。其中第一步氧化的厚度50-90nm，第 一步各向异性刻蚀SiN的厚度10-50nm，第二步氧化的厚度20-80nm，第二步各向异性刻蚀 SiN的厚度60-120nm，第三步氧化的厚度20_80nm。
8.根据权利要求1所述的制备极短栅长体硅围栅MOSFETs的方法，其特征在于，所述步 骤13中释放纳米线采用各向同性腐蚀Si02。
9.根据权利要求1所述的制备极短栅长体硅围栅MOSFETs的方法，其特征在于，所述步 骤14中栅介质的等效氧化层厚度为6至30 A，栅介质是Si0N、Hf0N、HfAW、HfA10N、HfTa0、 HfTaON, HfSiO、HfSiON、HfLaO或HfLaON，栅介质层通过低压化学气相沉积、物理气相淀积、 金属有机化学气相沉积或者原子层淀积形成。
10.根据权利要求1所述的制备极短栅长体硅围栅MOSFETs的方法，其特征在于，所述 步骤15中栅电极材料为W、Ti、Ta、Mo、TiN、TaN、HfN或MoN;栅电极材料采用低压化学气相 淀积、金属有机化学气相沉积或者原子层淀积形成，厚度为1000至2000人。
全文摘要
一种制备体硅围栅纳米线MOSFETs的方法局部氧化隔离或浅槽隔离，在体硅上垫积三层介质膜(缓冲SiO2氧化层/SiN/氧化物介质层)，电子束曝光，刻蚀凹槽和fin，垫积SiN侧墙，各向同性刻蚀Si，干氧氧化，刻蚀去除fin两侧侧墙同时保留凹槽底部侧墙，三步牺牲氧化形成纳米线，湿法刻蚀释放纳米线的同时保留底部足够厚SiO2作隔离，长栅介质和垫积栅材料，反刻栅后进行两步源漏注入，垫积和刻蚀侧墙，形成接触。本发明消除了自加热效应和浮体效应，具有更低的成本，完全采用传统自顶向下工艺实现了与CMOS工艺的良好兼容，并且易于集成，有利于抑制短沟道效应，推动MOSFETs尺寸往更小方向发展。
文档编号H01L21/28GK102104002SQ200910242770
公开日2011年6月22日 申请日期2009年12月16日 优先权日2009年12月16日
发明者周华杰, 宋毅, 徐秋霞 申请人:中国科学院微电子研究所