专利名称：InAlN/GaN异质结有源区的埋层结构和激活方法
技术领域：
本发明涉及一种InAIN/GaN异质结有源区的埋层结构和激活方法，属于半导体微电子设计制造领域。
背景技术：
IniUGa/GaN异质结器件，如InAIN/GaN HEMT，具有优异的微波性能及良好的耐高温性能，已得到了广泛研究。InAKia/GaN异质结器件伴随着技术的成熟，下一步发展方向是InMGa/GaN异质结器件与其他半导体器件的集成，这会涉及到InAIN/GaN异质结器件有源区深埋。由于极化效应在InAIN/GaN异质结处形成二维电子气，电子来源于半导体表面。 因此，在InAIN/GaN异质结器件材料结构上面生长InAlN (UID)，当厚度大于一定厚度时， InAIN/GaN异质结处形成二维电子气浓度会急剧减小，材料的方块电阻增大，形成半导体表面的电绝缘。对上述材料最上面的InAlN层进行刻蚀(含干法或湿法刻蚀)，可以使InAlN/ GaN异质结器件有源区激活，恢复InAIN/GaN异质结中二维电子气浓度。目前，存在InAIN/GaN异质结器件有源区深埋刻蚀激活工艺难题，刻蚀深度难以精确控制，刻蚀过程对InAIN/GaN异质结器件有源区的影响较大。
发明内容
本发明要解决的技术问题是提供一种精确控制刻蚀深度的InAIN/GaN异质结有源区的埋层结构和激活方法，为将来实现hxAlN/GaN HEMT与其他半导体器件的集成提供了一条新技术路线。本发明所采取的技术方案之一是
一种InAIN/GaN异质结有源区的埋层结构，包括的半导体层、hxAlN/GaN异质结和半绝缘衬底，其特征在于还包括缓冲层、刻蚀终止层；所述hxAlN /GaN异质结中h的组分为 0 1 ；所述半绝缘衬底、hxAlN/GaN异质结、刻蚀终止层、缓冲层和半导体层的厚度大于 oA，由下至上依次排列。所述的半绝缘衬底、InxAlN/GaN异质结、刻蚀终止层、缓冲层和半导体层的掺杂情况为ID或UID。所述半导体层的组分至少由In、Al、N、Ga两种元素组成。所述半导体层的为单层或多层结构。所述InxAlN AiaN 异质结中 0 < χ < 1。 所述刻蚀终止层的材料为InxGaN或IniUGaN或AlxGaN, 0彡X < 1。所述缓冲层的材料为hxAlN，0 < χ < 1。技术方案之二是
一种集成用InAIN/GaN异质结器件深埋激活方法，其特征在于所述方法的工艺步骤
为a、刻蚀半导体层根据半导体材料的性质选择湿法或干法或湿法干法混合技术刻蚀半导体层；
b、刻蚀缓冲层采用化学湿法刻蚀缓冲层。采用上述技术方案所产生的有益效果在于
1、本发明提出的埋层结构实现了 InAlN/GaN HEMT异质结器件与其他半导体器件(其组分含h、Al、fei、N元素)的连接，将不同器件集成在一个晶圆片上。为将来实现hxAlN/GaN HEMT与其他半导体器件(半导体由In，Ga, Al，N至少两种元素以上组成)的集成提供了一条新技术路线，具有良好的商业应用前景。2、用干法或湿法或混合的方法刻蚀到缓冲层，然后再用碱性腐蚀液选择刻蚀缓冲层，使刻蚀停止在刻蚀终止层上，实现刻蚀深度的精确控制。3、刻蚀过程对InAlN/GaN异质结器件有源区的影响减小，解决了 InAlN/GaN异质结器件有源区深埋刻蚀激活的工艺难题。
图1 InAlN/GaN异质结的埋层结构示意图； 图2刻蚀完半导体层后的示意图3刻蚀完缓冲层后的示意图。1半导体层2缓冲层3刻蚀终止层4 InAlN/GaN异质结5半绝缘衬底。
具体实施例方式实施例1 (参考附图1)(本发明的InAlN/GaN异质结有源区深埋激活的结构) 一种hAlN/GaN异质结有源区的埋层结构，包括半导体层1、InAlN/GaN异质结4和半
绝缘衬底5，其特征在于还包括缓冲层2、刻蚀终止层3 ；所述InAlN /GaN异质结4中h的组分为0. 17 ；所述半绝缘衬底5、InAlN/GaN异质结4、刻蚀终止层(1θΑ) 3、缓冲层(5000A) 2和半导体层1 (大于OA) 1，由下至上依次排列。所述半绝缘衬底5、InAlN/GaN异质结4、刻蚀终止层3、缓冲层2和半导体层1的掺杂情况为ID或UID。所述半导体层的组分至少由Al、N、( 两种元素组成。所述半导体层的为单层或多层结构。所述InAlN AiaN 异质结中的材料为 hxAlN /GaN, x=0. 17。所述刻蚀终止层的材料为GaN。所述缓冲层的材料为hxAlN，x=0. 17。实施例2 (参考附图2-4)(本发明的集成用InAlN/GaN异质结器件深埋激活方法) 一种集成用InAlN/GaN异质结器件深埋激活方法，其特征在于所述方法的工艺步骤
为
a、刻蚀半导体层根据半导体材料的性质选择湿法或干法刻蚀半导体层；
b、刻蚀缓冲层采用化学湿法刻蚀缓冲层。在Si或SiC或sapphire或GaN上生长InAlN/GaN异质结的埋层结构，生长方式为MOCVD或MBE或其他合理的生长方式。
InAlN/GaN异质结4中h的组分为0. 17时，InAlN与GaN晶格常数匹配，不受临界厚度的限制，理论上可以进行任意厚度的组合生长。由于极化效应在InAlN/feN异质结4 处形成二维电子气，电子来源于半导体表面。因此，在InAlN/GaN异质结4器件材料结构上面生长InAlN (UID)，当厚度大于一定厚度时，InAlN/GaN异质结4处形成二维电子气浓度会急剧减小，材料的方块电阻增大，形成半导体表面的电绝缘。对上述材料最上面的InAlN 层进行刻蚀(含干法或湿法刻蚀)，可以使InAlN/GaN异质结器件有源区激活，恢复InAlN/ GaN异质结中二维电子气浓度。为了实现刻蚀深度的精确控制，消除干法刻蚀的损伤，在InAlN/GaN异质结4器件材料结构上面先生长刻蚀终止层3如InxGaN (0彡X < 1)或IniUGaN或AlxGaN (0彡X < 1)等，再生长InAlN层。把这个InAlN层作为缓冲层2，再生长其他半导体结构(该结构中半导体的组分至少由In、Al、N、( 两种元素组成)。用干法或湿法或混合的方法刻蚀到 InAlN层，然后再用碱性腐蚀液选择刻蚀InAlN层，使刻蚀停止在刻蚀终止层3上，实现刻蚀深度的精确控制。通常刻蚀半导体层1采用干法刻蚀，刻蚀过程中的掩蔽可以使用光刻胶等其他常用的方法。干法刻蚀会对下面的半导体造成刻蚀损伤，缓冲层2作为刻蚀损伤的牺牲层，以保护InAlN/GaN异质结器件有源区不受干法刻蚀的影响。缓冲层2较厚，典型值为5000 A, 可以起到半导体层1刻蚀工艺中刻蚀深度精度控制的缓冲。刻蚀层缓冲层2时采用化学湿法刻蚀终止技术，用碱性腐蚀液氢氧化钠或氢氧化钾刻蚀，对InAlN刻蚀较快，而对刻蚀终止层3中给出的材料如GaN刻蚀极慢或不刻蚀，使纵向刻蚀停止，从而实现刻蚀深度的精确控制。在刻蚀台阶的上面可进行其他种类半导体器件制作，半导体的组分至少由h、Al、 N、Ga两种元素组成，完成器件集成。本发明中使用的干法刻蚀和湿法刻蚀为本领域常用技术，在此不进行详细叙述。
权利要求
1.一种InAlN/GaN异质结有源区的埋层结构，包括半导体层(1)、hxAlN/GaN异质结 (4)和半绝缘衬底(5)，其特征在于还包括缓冲层(2)、刻蚀终止层(3);所述^ixAlN /GaN异质结(4)中χ的取值为0 1 ；所述半绝缘衬底(5)UnxAlN/GaN异质结(4)、刻蚀终止层(3)、 缓冲层(2)和半导体层(1)的厚度大于0A，由下至上依次排列。
2.根据权利要求1所述的InAlN/GaN异质结有源区的埋层结构，其特征在于所述半绝缘衬底(5)、hxAlN/GaN异质结(4)、刻蚀终止层(3)、缓冲层(2)和半导体层(1)的掺杂情况为ID或UID。
3.根据权利要求1所述的InAlN/GaN异质结有源区的埋层结构，其特征在于所述半导体层(1)的组分至少由Al、N、( 两种元素组成。
4.根据权利要求1所述的InAlN/GaN异质结有源区的埋层结构，其特征在于所述半导体层(1)为单层或多层结构。
5.根据权利要求1所述的InAlN/GaN异质结有源区的埋层结构，其特征在于所述 InxAlN AiaN 异质结(4)中 0 < χ < 1。
6.根据权利要求1所述的InAlN/GaN异质结有源区的埋层结构，其特征在于所述刻蚀终止层(3)的材料为InxGaN或InAlGaN或AlxGaN, 0彡X < 1。
7.根据权利要求1所述的InAlN/GaN异质结有源区的埋层结构，其特征在于所述缓冲层(2)的材料为hxAlN，0 < χ < 1。
8.根据权利要求1所述的hAlN/GaN异质结有源区埋层结构的器件深埋激活方法，其特征在于所述方法的工艺步骤为a、刻蚀半导体层根据半导体材料的性质选择湿法或干法或湿法干法混合技术刻蚀到缓冲层；b、刻蚀缓冲层采用化学湿法刻蚀缓冲层。
全文摘要
本发明公开了一种InAlN/GaN异质结有源区的埋层结构和激活方法，所述埋层结构包括由下至上依次排列的半绝缘衬底、InxAlN/GaN异质结、刻蚀终止层、缓冲层和半导体层。所述激活方法为用干法或湿法或干湿混合的方法刻蚀到InAlN层，然后再用碱性腐蚀液选择刻蚀InAlN，使刻蚀停止在刻蚀终止层上，实现刻蚀深度的精确控制。本发明实现了InAlN/GaNHEMT异质结器件与其他半导体器件(其组分含In、Al、Ga、N元素)的连接，将不同器件集成在一个晶圆片上。为将来实现InxAlN/GaNHEMT与其他半导体器件(半导体由In，Ga，Al，N至少两种元素以上组成)的集成提供了一条新技术路线。
文档编号H01L21/02GK102299175SQ201110250158
公开日2011年12月28日 申请日期2011年8月29日 优先权日2011年8月29日
发明者邢东 申请人:中国电子科技集团公司第十三研究所