2用作支持并且隔离导电迹线的绝缘体。ILD 1602可以包括任何合适的介电材料，诸如半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化物、其他合适的材料和/或它们的组合。
[0069]参照图2B的框232以及图17A和17B，在工件100上形成栅极堆叠件114，包裹鳍结构104的沟道区112。尽管应该理解栅极堆叠件114可以是任何合适的栅极结构，在一些实施例中，栅极堆叠件114是包括界面层1702、栅极介电层1704和金属栅极层1706(其各自可以包括一些子层)的高k金属栅极。
[0070]在一个这种实施例中，通过诸如ALD、CVD、臭氧氧化等的合适的方法沉积界面层1702。界面层1702可以包括氧化物、HfS1、氮化物、氮氧化物和/或其他合适的材料。接下来，通过诸如ALD、CVD、金属有机CVD (MOCVD)、PVD、热氧化、它们的组合和/或其他合适的技术的合适的技术在界面层1702上沉积高k栅极介电层1704。高k介电层可以包括LaO、A10、ZrO、T1、Ta205、Y203、SrTi03 (ST0)、BaTi03 (ΒΤ0)、BaZrO、HfZrO、HfLaO、HfS1、LaS1、AlSi0、HfTa0、HfTi0、(Ba，Sr) Ti03 (BST)、A1203、Si3N4、氮氧化物(S1N)或其他合适的材料。
[0071]然后，通过ALD、PVD、CVD或其他合适的工艺形成金属栅极层1706，并且金属栅极层1706可以包括诸如金属层、衬垫层、润湿层和/或粘附层的单层或多层。金属栅极层1706可以包括 T1、Ag、Al、TiAIN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、ff 或任何合适的材料。在一些实施例中，不同的金属栅极材料用于nMOS和pMOS器件。可以实施CMP工艺以产生栅极堆叠件114的基本上平坦的顶面。在栅极堆叠件114形成之后，可以提供工件100以用于进一步的制造，诸如接触件形成和互连结构的进一步制造。
[0072]因此，本发明提供了一种通过在沟道区下面形成应变产生结构来提高非平面半导体器件的沟道应变的技术。在一些实施例中，提供了一种集成电路器件。该集成电路器件包括衬底和第一鳍结构和第二鳍结构，每个第一鳍结构和第二鳍结构均设置在衬底上。衬底具有限定在第一鳍结构和第二鳍结构之间的隔离部件沟槽。该集成电路器件还包括设置在隔离部件沟槽内的衬底的水平面上的应变部件以及设置在隔离部件沟槽内的应变部件上的填充电介质。在一些这种实施例中，应变部件还设置在第一鳍结构的垂直面上以及第二鳍结构的垂直面上。在一些这种实施例中，应变部件配置成对在第一鳍结构上形成的晶体管的沟道区产生应变。在一些这种实施例中，该集成电路器件还包括第三鳍结构，第三鳍结构设置在衬底上并且具有在第三鳍结构上设置的P-沟道器件。第三鳍结构具有设置在衬底上的第一层，设置在第一层上的第二层以及设置在第二层的至少三个表面上的第三层。
[0073]在进一步实施例中，提供了一种半导体器件，包括衬底和从衬底垂直地延伸的鳍。该鳍包括两个或更多个源极/漏极区和设置在两个或更多个源极/漏极区之间的沟道区。该半导体器件还包括设置在与鳍相邻的衬底上的隔离部件，该隔离部件包括设置在鳍的侧面上和衬底的顶面上的衬垫以及设置在衬垫上的填充材料。填充材料具有与衬底相对的最顶面，从而使得衬垫远离填充材料的最顶面设置。在一些这种实施例中，半导体器件还包括应变部件，设置在鳍的侧面上介于鳍的半导体材料和衬垫之间。在一些这种实施例中，鳍包括设置在衬底上的第一半导体层，设置在第一半导体层上的第二半导体层以及在设置第二半导体层的至少三个表面上的第三半导体层。第二半导体层具有与第一半导体层和第三半导体层不同的组成。
[0074]在又一实施例中，提供了一种形成半导体器件的方法。该方法包括接收工件，该工件具有在工件上形成的鳍结构，其中，鳍结构包括第一半导体部分和在组成上与第一半导体部分不同的第二半导体部分。在鳍结构的沟道区内的第一半导体部分上选择性地形成应变结构。在应变结构上形成隔离部件。在邻近沟道区的一对源极/漏极区中凹进第二半导体部分。在一对源极/漏极区中的凹进的第二半导体部分上外延生长源极/漏极结构。在一些这种实施例中，选择性地形成应变结构还包括氧化鳍结构的沟道区内的第一半导体部分以形成包括半导体氧化物的应变结构。
[0075]上面论述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于达到与本文所介绍实施例相同的目的和/或实现相同优点的其他处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。
【主权项】
1.一种集成电路器件，包括: 衬底； 第一鳍结构和第二鳍结构，所述第一鳍结构和所述第二鳍结构均设置在所述衬底上并且具有限定在所述第一鳍结构和所述第二鳍结构之间的隔离部件沟槽； 应变部件，设置在所述隔离部件沟槽内的所述衬底的水平面上；以及 填充电介质，设置在所述隔离部件沟槽内的所述应变部件上。2.根据权利要求1所述的集成电路器件，其中，所述应变部件还设置在所述第一鳍结构的垂直面上以及所述第二鳍结构的垂直面上。3.根据权利要求1所述的集成电路器件，其中，所述应变部件配置为在所述第一鳍结构上形成的晶体管的沟道区上产生应变。4.根据权利要求1所述的集成电路器件，还包括设置在所述应变部件和所述填充电介质之间的衬垫。5.根据权利要求4所述的集成电路器件，其中，所述衬垫与所述填充电介质的最顶面间隔开。6.根据权利要求4所述的集成电路器件，其中，所述隔离部件沟槽内的隔离部件包括位于所述隔离部件的最顶面和所述衬垫的最顶面之间的介电材料。7.根据权利要求1所述的集成电路器件，还包括第三鳍结构，所述第三鳍结构设置在所述衬底上并且具有设置在所述第三鳍结构上的P-沟道器件，其中，所述第三鳍结构具有设置在所述衬底上的第一层、设置在所述第一层上的第二层以及设置在所述第二层的至少三个表面上的第三层。8.根据权利要求7所述的集成电路，其中，所述第一层包括SiGe，其中，所述第二层包括元素Si，并且其中，所述第三层包括SiGe。9.一种半导体器件，包括: 衬底； 鳍，所述鳍从所述衬底垂直地延伸出，并且包括两个或多个源极/漏极区和设置在所述两个或多个源极/漏极区之间的沟道区；以及 隔离部件，设置在与所述鳍相邻的所述衬底上，其中，所述隔离部件包括: 衬垫，设置在所述鳍的侧面上和所述衬底的顶面上；以及 填充材料，设置在所述衬垫上并且具有与所述衬底相对的最顶面，其中，所述衬垫远离所述填充材料的最顶面设置。10.一种形成半导体器件的方法，所述方法包括: 接收工件，所述工件具有在所述工件上形成的鳍结构，其中，所述鳍结构包括第一半导体部分和在组成上与所述第一半导体部分不同的第二半导体部分； 在所述鳍结构的沟道区内的所述第一半导体部分上选择性地形成应变结构； 在所述应变结构上形成隔离部件； 在邻近所述沟道区的一对源极/漏极区中使所述第二半导体部分凹进；以及 在所述一对源极/漏极区中的凹进的所述第二半导体部分上外延生长源极/漏极结构。
【专利摘要】本发明提供了一种具有设置在沟道区下面的应变产生结构的非平面电路器件。在示例性实施例中，集成电路器件包括衬底，第一鳍结构和第二鳍结构设置在衬底上。隔离部件沟槽限定在第一鳍结构和第二鳍结构之间。该电路器件还包括设置在隔离部件沟槽内的衬底的水平面上的应变部件。应变部件可以配置成对在第一鳍结构上形成的晶体管的沟道区产生应变。电路器件还包括设置在隔离部件沟槽内的应变部件上的填充电介质。在一些这种实施例中，应变部件还设置在第一鳍结构的垂直面上以及第二鳍结构的垂直面上。本发明还涉及非平面器件和应变产生沟道电介质。
【IPC分类】H01L21/762, H01L27/04, H01L21/77
【公开号】CN105321943
【申请号】CN201410784304
【发明人】江国诚, 冯家馨, 吴志强
【申请人】台湾积体电路制造股份有限公司
【公开日】2016年2月10日
【申请日】2014年12月16日
【公告号】US9306067, US20160043225