可编程器件配置系统及方法
【技术领域】
[0001]本发明涉及通信领域，尤其涉及一种可编程器件配置及方法。
【背景技术】
[0002]目前，随着数字通信协议的增多，可编程器件如现场可编程门阵列(Field—Programmable Gate Array，FPGA)器件及复杂可编程逻辑(Complex Programmable LogicDevice,CPLD)器件的应用也越来越广泛，由于可编程器件灵活可编程性的软件特性与快速升级构架能力的硬件特性，可编程器件远程更新升级能力及可编程器件的下载速度较为关键。
[0003]然而，可编程器件的更新升级通常采用JTAG电缆下载或者仿真JTAG时序模式下载，速度相对较慢，而且可编程器件的更新升级一般都会在上电初始化后进行，因此可编程器件的配置设备上电初始化处理速度较慢，从而导致设备启动初始化等待时间比较长，配置速度相对也较慢。
【发明内容】
[0004]有鉴于此，本发明提供一种能提高可编程器件的更新升级速度的可编程器件配置系统及方法。
[0005]一种可编程器件配置系统，其用于实现可编程器件的配置，所述可编程器件配置系统包括一个控制模块、一个现场可编程门阵列(Field — Programmable Gate Array,FPGA)器件、一个复杂可编程逻辑(Complex Programmable Logic Device,CPLD)器件及一个存储单元。所述存储单元中存储相应的FPGA程序版本信息及CPLD程序版本信息，在所述可编程器件配置系统上电后所述控制模块分别对所述FPGA器件及所述CPLD器件进行初始化且所述控制模块通过所述CPLD器件对所述存储单元进行初始化，在初始化正常后所述控制模块比对所述FPGA器件中的FPGA程序版本信息及所述CPLD器件中的CPLD程序的版本信息分别与所述存储单元内存储的所述FPGA程序版本信息及所述CPLD程序版本信息是否相同对并根据比对结果是否相同来确定是否更新所述FPGA器件中的FPGA程序及所述CPLD器件中的CPLD程序。
[0006]一种可编程器件配置方法，其用于实现现场可编程门阵列器件(Field -Programmable Gate Array，FPGA)及复杂可编程逻辑器件(Complex Programmable LogicDevice, CPLD)的配置，所述可编程器件配置方法包括以下步骤:
[0007]上电初始化；
[0008]初始化正常后比对所述FPGA器件中的FPGA程序版本信息与已存储的FPGA程序版本信息是否相同；
[0009]初始化正常后比对所述CPLD器件中的CPLD程序的版本信息与已存储的CPLD程序版本信息是否相同；及
[0010]根据比对结果是否相同来确定是否更新所述FPGA器件中的FPGA程序及所述CPLD器件中的CPLD程序。
[0011]与现有技术相比，本发明提供的可编程器件配置系统及方法通过所述控制模块来比对FPGA器件中的FPGA程序版本信息及CPLD器件中的CPLD程序的版本信息分别与所述存储单元内存储的FPGA程序版本信息及CPLD程序版本信息是否相同来确定是否进行更新，由于控制模块的比对使配置系统上电后根据实际需要来进行相应更新，提高了 FPGA器件及CPLD器件的更新升级速度，从而也相对提高了配置系统的配置速度。
【附图说明】
[0012]图1是本发明提供的可编程器件配置系统模块示意图。
[0013]图2是图1中控制单元与双路缓存器、FPGA及CPLD的连接关系示意图。
[0014]图3是本发明提供的可编程器件配置方法的流程图。
[0015]主要元件符号说明
[0016]可编程配置系统100
[0017]控制模块110
[0018]控制单元112
[0019]双路缓存器114
[0020]FPGA 器件120
[0021]CPLD 器件140
[0022]存储单元160
[0023]第一存储器162
[0024]第二存储器164
[0025]如下【具体实施方式】将结合上述附图进一步说明本发明。
【具体实施方式】
[0026]请参阅图1，其为本发明实施方式提供的一种可编程器件配置系统100，其用于实现可编程器件的配置，所述可编程配置系统100包括一个控制模块110、一个现场可编程门阵列(Field — Programmable Gate Array, FPGA)器件 120、一个复杂可编程逻辑(ComplexProgrammable Logic Device，CPLD)器件 140 及一个存储单元 160。
[0027]控制模块110包括一个控制单元112及一个双路缓存器114，所述控制单元112与所述双路缓存器114相连接，双路缓存器114分别与FPGA器件120及CPLD器件140相连接以从控制单元112将相应的FPGA程序及CPLD程序分别下载到对应的FPGA器件120及CPLD器件140。本实施方式中，控制单元112为中央处理器(Central Processing Unit，CPU)，控制单元112通过双路缓存器114下载程序的模式包括联合测试工作组(Joint TestAct1n Group, JTAG)电缆模式及仿真JTAG时序模式。
[0028]可以理解的是，对于CPLD器件140通过JTAG电缆模式下载程序后掉电数据不会丢失，而FPGA器件120通过JTAG电缆模式下载程序在掉电后配置数据会丢失，因此调测初始阶段FPGA器件120会采用CPU仿真JTAG时序模式下载程序。
[0029]如图2所示，CPU的管脚的GP101，GP102，GP103，GP109分别通过双路缓存器114连接 FPGA 器件 120 的管脚 TDI_FPGA，TCK_FPGA，TMS_FPGA，TD0_FPGA，CPU 的管脚 GP104，GP105，GP106，GP109分别通过双路缓存器114连接CPLD器件140的管脚TDI_CPLD，TCK_CPLD, TMS_CPLD，TD0_CPLD。
[0030]本实施方式中，设置CPU的GP107管脚为高时，控制单元112采用JTAG电缆下载FPGA程序，设置GP107管脚为低时，控制单元112采用仿真JTAG时序模式下载FPGA，设置CPU的GP108管脚为高时，控制单元112采用JTAG电缆下载CPLD程序，设置GP108管脚为低时，控制单元112采用仿真JTAG时序模式下载CPLD。
[0031]本实施方式中，设置控制单元112的管脚GP107，GP108为开漏模式，从而可以“线与”，即当多个漏极开路器件的输出连在一起，只要是其中一个导通输出就为“0”，为使电平状态读取稳定，在CPU的管脚GP107，管脚GP108的外部需要上拉10千欧姆(ΚΩ)的电阻。
[0032]控制单元112分别对FPGA器件120及CPLD器件140进行初始化时，控制单元112通过外设部件互连标准(Peripheral Component Interconnect, PCIE)总线读写FPGA器件120的寄存器以验证FPGA器件120是否初始化正常，控制单元112通过本地总线读写CPLD器件140的寄存器以验证CPLD器件140是否正常。控制单元112的本地总线包括:地址总线、数据总线、读写控制信号以及片选信号等，本实施方式中，CPU连接CPLD器件140的本地总线将数据以并行方式送给CPLD器件140。
[0033]存储单元160包括一个第一存储器162及一个第二存储器164，控制单元112经串行外设接口(Serial Peripheral Interface，SPI)总线通过CPLD器件140分别与所述第一存储器162及所述第二存储器164相连接，第一存储器162内存储最新保存的FPGA程序版本信息及所述CPLD程序版本信息。可以理解的是，当FPGA器件120中的FPGA程序及CPLD器件120中的CPLD程序更新后均需重新保存至第一存储器162。