专利名称：一种内存控制器及多内存系统的制作方法
技术领域：
本发明涉及计算机硬件技术领域，更具体地涉及内存控制器及多内存系统。
背景技术：
由于信号强度随着信号线长度延长而衰减，并经过一次DI匪(Dual InLine Memory Module,双直列记忆体模组)插槽之后信号会有较大衰减，因此一个标准的 DDR2(Double Date Rate,双倍数据存储器)控制器只能驱动2条DIMM内存。对于需要多 条内存的系统就需要使用多个内存控制器，而这些内存控制器不仅占用较多的空间，还会 带来产品价格的提高。 为了使用较少的内存控制器来控制更多的内存，可以采用在内存条上来增加信号
寄存方式，即使用RDI匪(Registered Dual Inline MemoryModule)来替代标准DI匪，从而
使得单个内存条对信号强度的要求减弱，达到单个控制器驱动多条内存的目的。但这RDI匪
市场需求量小，出货量少，采购周期长，价格远高于DI匪。 因此，目前需要一种可以控制更多内存并且成本较小的内存控制器。
发明内容
为了解决上述问题之一，本发明提出了一种内存控制器，包括双数据速率(DDR) 控制器和至少一个信号寄存器。其中，DDR控制器用于根据中央处理器的指令产生内存驱 动信号，内存驱动信号包括第一信号线组和第二信号线组，其中每一组所述第二信号线组 适于与相对应的内存中的两个内存颗粒连接；信号寄存器用于对DDR控制器输出的第一信 号线组进行功率放大和整形，其中每一组经过功率放大和整形的第一信号线组适于与相对 应的内存中的每个内存颗粒连接。 根据本发明的实施例，第一信号线组包括片选信号线、内存颗粒中地址区域选择 线、地址线、行地址选择信号、列地址选择信号、写允许信号、时钟信号、时钟允许信号、片内 终结器设计信号。 根据本发明的实施例，第二信号线组包括数据输入/输出线、数据掩码控制线和 数据选通信号线。 根据本发明的实施例，DDR控制器的输出端包括至少一组第一信号线组，每个信号
寄存器的输入端与一组所述第一信号线组相连接。 根据本发明的实施例，内存包括双列直插内存模块(DI匪)。 根据本发明的实施例，DDR控制器和信号寄存器设置于母板上。 本发明还提出了一种多内存系统，包括内存控制器和内存，内存控制器包括双数
据速率(DDR)控制器和至少一个信号寄存器。其中，DDR控制器用于根据中央处理器的指
令产生内存驱动信号，内存驱动信号包括第一信号线组和第二信号线组，其中每一组第二
信号线组适于与相对应的内存中的两个内存颗粒连接；信号寄存器用于对所述DDR控制器
输出的第一信号线组进行功率放大和整形，其中每一组经过功率放大和整形的第一信号线组适于与相对应的内存中的每个内存颗粒连接。 根据本发明的实施例，第一信号线组包括片选信号线、内存颗粒中地址区域选择 线、地址线、行地址选择信号、列地址选择信号、写允许信号、时钟信号、时钟允许信号、片内 终结器设计信号。 根据本发明的实施例，第二信号线组包括数据输入/输出线、数据掩码控制线和 数据选通信号线。 根据本发明的实施例，DDR控制器的输出端包括至少一组第一信号线组，每个信号 寄存器的输入端与一组第一信号线组相连接。 根据本发明的实施例，内存包括双列直插内存模块(DI匪)。 根据本发明的实施例，DDR控制器和信号寄存器设置于母板上。 本发明所提出的内存控制器以及多内存系统可以增强内存控制器的驱动能力，降
低系统成本。
本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变 得明显和容易理解，其中 图1为本发明的多内存系统的一个实施例的示意图。
具体实施例方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出。下面通过参考 附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
作为本发明的一个实施例，内存条可以为DI匪内存条，其中CS(chipselect， 片选信号)0、 CS1、 BA0 BA2(bank address,内存颗粒中地址区域地址信号)、AO A13/A14 (address,地址线)、RAS(Row Address Strobe,行地址选择信号)、CAS (Column Address Strobe,列地址选择信号)、WE (Write Enable,写允许信号)、CK (Clock,时钟信 号)、CKE(ClockEnable，时钟允许信号)0、 CKE1、 0DT(0n Die Terminator,片内终结器设 计信号)0、0DT1的信号需要连接到内存的整个Rank(内存区块)。而每根DQ(数据输入 /输出)、DQS(Data Strobe,数据选通)、匿(DQ Mask,数据掩码控制信号)仅连接至2个 Monolithic (内存颗粒)。 如图l所示为本发明的多内存系统的一个实施例的示意图，其中，该系统包括内 存控制器ll和内存12。 内存控制器11包括DDR (Double Data Rate,双数据速率)控制器111和至少一个 信号寄存器。DDR控制器111用于根据中央处理器的指令产生内存驱动信号，该内存驱动信 号包括第一信号线组和第二信号线组，其中每一组第二信号线组适于与相对应的内存中的 两个内存颗粒连接，如图中虚线所示。信号寄存器112、113用于对所述DDR控制器输出的 第一信号线组进行功率放大和整形，其中每一组经过功率放大和整形的第一信号线组与相 对应的内存12中的每个内存颗粒连接，如图中实线所示。 作为本发明的一个实施例，第一信号线组包括CS0 、 CS1 、 BA0 BA2 、 AO A13/A14 、 RAS、 CAS、 WE、 CK、 CKE0、 CKE1、 0DT0、 0DT1信号线。
作为本发明的一个实施例，第二信号线组包括数据输入/输出线、数据掩码控制 线和数据选通信号线。 作为本发明的一个实施例，DDR控制器可以为DDR2(Double Data Rate2，双数据速 率2)控制器。 作为本发明的一个实施例，DDR控制器的输出端包括多个第一信号线组，每个第一 信号线组连接两个信号寄存器(Register,图中标注为R)，例如，如图1所示，DDR控制器的 输出信号可以包括一组第一信号线组，从而内存控制器11可以包括两个信号寄存器112、 113。当然，一个DDR控制器连接两个信号寄存器仅是本发明的一个示例，也可以采用其他
的信号寄存器数目。 作为本发明的一个实施例，内存12可以包括DI画(Dual InlineMemory Module,双 列直插内存模块)。采用标准DI匪内存条使得该多内存系统以及内存控制器具有很好的兼 容性，能够用于多种设备，并且能够显著降低系统成本。 作为本发明的一个实施例，每个信号寄存器112、113的输出端包括两个信号线 组，每个信号线组连接一个DI匪。当然，这仅是本发明的一个示例，在具体实施过程中，可以
根据信号寄存器的设计输出等参数改变每个信号寄存器连接的内存条的数目。
作为本发明的一个实施例，DDR控制器lll和信号寄存器112、113可以设置于 PCB(Printed Circuit Board,印刷电路板)母板上，对DDR控制器以及信号寄存器的输出 信号进行分组，可以通过在PCB板上进行布线而实现。 本发明的内存控制器以及多内存系统的实施例采用将信号寄存器件放在母板 (MotherBoard)的方案，使得仍采用标准的DI匪，但一个控制器可以驱动2条以上的标准 DI匪内存，增强了内存控制器的驱动能力，并且由于采用了标准DI匪，可以显著降低系统 成本。 尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以 理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换 和变型，本发明的范围由所附权利要求及其等同限定。
权利要求
一种内存控制器，其特征在于，包括双数据速率DDR控制器和至少一个信号寄存器，其中，所述DDR控制器用于根据中央处理器的指令产生内存驱动信号，所述内存驱动信号包括第一信号线组和第二组信号线组，其中每一组所述第二信号线组适于与相对应的内存中的两个内存颗粒连接；所述信号寄存器用于对所述DDR控制器输出的所述第一信号线组进行功率放大和整形，其中每一组所述经过功率放大和整形的第一信号线组适于与相对应的内存中的每个内存颗粒连接。
2. 根据权利要求1所述的内存控制器，其特征在于，所述第一信号线组包括片选信号 线、内存颗粒中地址区域选择线、地址线、行地址选择信号、列地址选择信号、写允许信号、 时钟信号、时钟允许信号、片内终结器设计信号。
3. 根据权利要求1所述的内存控制器，其特征在于，所述第二信号线组包括数据输入/ 输出线、数据掩码控制线和数据选通信号线。
4. 根据权利要求1所述的内存控制器，其特征在于，所述DDR控制器的输出端包括至少 一组第一信号线组，每个所述信号寄存器的输入端与一组所述第一信号线组相连接。
5. 根据权利要求1所述的内存控制器，其特征在于，所述内存包括双列直插内存模块 DI匪。
6. 根据权利要求1-5任一项所述的内存控制器，其特征在于，所述DDR控制器和信号寄 存器设置于母板上。
7. —种多内存系统，其特征在于，包括内存控制器和内存，所述内存控制器包括双数据 速率DDR控制器和至少一个信号寄存器，其中，所述DDR控制器用于根据中央处理器的指令产生内存驱动信号，所述内存驱动信号包 括的第一信号线组和第二组信号线组，其中每一组所述第二信号线组适于与相对应的内存 中的两个内存颗粒连接；所述信号寄存器用于对所述DDR控制器输出的所述第一信号线组进行功率放大和整形，其中每一组所述经过功率放大和整形的第一信号线组适于与相对应的内存中的每个内 存颗粒连接。
8. 根据权利要求7所述的多内存系统，其特征在于，所述第一信号线组包括片选信号 线、内存颗粒中地址区域选择线、地址线、行地址选择信号、列地址选择信号、写允许信号、 时钟信号、时钟允许信号、片内终结器设计信号。
9. 根据权利要求7所述的多内存系统，其特征在于，所述第二信号线组包括数据输入/ 输出线、数据掩码控制线和数据选通信号线。
10. 根据权利要求7所述的多内存系统，其特征在于，所述DDR控制器的输出端包括至 少一组第一信号线组，每个所述信号寄存器的输入端与一组所述第一信号线组相连接。
11. 根据权利要求7所述的多内存系统，其特征在于，所述内存包括双列直插内存模块 DI匪。
12. 根据权利要求7-ll任一项所述的多内存系统，其特征在于，所述DDR控制器和信号 寄存器设置于母板上。
全文摘要
本发明提出了一种内存控制器以及多内存系统，该内存控制器包括双数据速率DDR控制器和至少一个信号寄存器，其中，DDR控制器用于根据中央处理器的指令产生内存驱动信号，内存驱动信号包括第一信号线组和第二信号线组，其中每一组第二信号线组适于与相对应的内存中的两个内存颗粒连接；信号寄存器用于对DDR控制器输出的第一信号线组进行功率放大和整形，其中每一组经过功率放大和整形的第一信号线组适于与相对应的内存中的每个内存颗粒连接。本发明所提出的内存控制器以及多内存系统可以增强内存控制器的驱动能力，降低系统成本。
文档编号G11C7/10GK101699560SQ200910235298
公开日2010年4月28日 申请日期2009年9月30日 优先权日2009年9月30日
发明者历军, 聂华, 许建卫, 邵宗有 申请人:曙光信息产业(北京)有限公司