专利名称：多个半导体存储器单元中的错误校正的制作方法
多个半导体存储器单元中的错误校正相关申请案交叉参考本专利申请案主张在2008年10月观日提出申请的第12/259，949号美国申请案的优先权权益，所述申请案以引用方式并入本文中。
背景技术：
存储器装置广泛用于计算机及例如电视、数码相机及蜂窝式电话等其它电子产品中。一些常规存储器装置可包含具有众多存储单元以存储数据及其它信息的半导体材料。 这些装置中的一些装置可具有使用各种常规技术来检测错误且校正遭破坏数据的能力。一些常规存储器装置可包含具有多个个别半导体存储器单元的组织以增加存储容量。然而， 多个个别半导体存储器单元可给一些常规错误检测及校正技术提出挑战。
图1是根据本发明各种实施例的包含半导体存储器单元的设备的框图。图2是根据本发明各种实施例的包含半导体存储器单元的设备的框图，所述半导体存储器单元具有存储于所述存储器单元中的一者中的错误校正信息。图3是图2的根据本发明各种实施例的具有存储器位置的设备的框图，所述存储器位置具有由新数据代替的先前数据且具有带有新值的错误校正信息。图4是展示根据本发明各种实施例的可用于图2及图3的设备中的数据及错误校正信息的地址映射的实例的图。图5是根据本发明各种实施例的包含半导体存储器单元的设备的框图，所述半导体存储器单元具有存储于多于一个存储器单元中的错误校正信息。图6是展示根据本发明各种实施例的可用于图5的设备中的数据及错误校正信息的地址映射的实例的图表。图7是展示根据本发明各种实施例的可用于图5的设备中的数据及错误校正信息的地址映射的另一实例的图表。图8是展示根据本发明各种实施例的操作设备的方法的流程图。图9展示根据本发明各种实施例的包含具有布置成堆叠的裸片的半导体存储器单元的集成电路(IC)封装的横截面图。图10展示根据本发明各种实施例的系统。
具体实施例方式图1是根据本发明各种实施例的包含半导体存储器单元110、111、112、113及114 的设备100的框图。设备100可包含存储器装置、处理器组合件、计算机或其它电装置或系统或者包含于所述装置中。存储器单元110到存储器单元114可包含相同数目个存储器组件(例如，裸片)。 举例来说，存储器单元110到存储器单元114中的每一者可包含三个对应存储器组件，例如，三个裸片120、121、122、123或124。图1展示其中设备100包含五个存储器单元110到存储器单元114及三个存储器组件(例如，裸片)的实例。然而，存储器单元的数目及/或每一存储器单元中的存储器组件的数目可变化。举例来说，存储器单元110到存储器单元 114中的每一者可仅包含单个存储器组件，例如，单个裸片。在图1中，裸片120、121、122、123及124中的每一者可包含其中形成电组件(例如，存储单元及相关联电路)的半导体材料。设备100可将数据及其它信息存储于存储器单元110到存储器单元114中。每当设备100将数据存储于存储器单元110到存储器单元 114中时，所述设备还可存储相关联错误校正信息。设备100可在所述数据中出现错误的情况下使用所述错误校正信息来恢复存储器单元110到存储器单元113中的数据。设备100 可仅使用存储器单元110到存储器单元114中的一个存储器单元(例如，单元114)来存储存储于所有其它存储器单元(例如，单元110、111、112及113)中的错误校正信息相关联数据。在替代性方法中，设备100使用所有存储器单元110到存储器单元114来存储与存储于这些存储器单元中的数据相关联的错误校正信息。然而，在此替代性方法中，数据及与所述数据相关联的错误校正信息是存储于单独的存储器组件(例如，单独的裸片)中。设备100还可包含存储器控制器130及路径135以将数据及信息传送到存储器单元110到存储器单元114及从存储器单元110到存储器单元114传送数据及信息。存储器控制器130还可包含路径136以与另一外部装置(例如，计算机中或其它电子产品中的处理器)通信。存储器控制器130与存储器单元110到存储器单元114中的每一者可封装于单独的IC封装(或IC芯片)中。存储器单元110到存储器单元114中的每一者中的裸片可在所述IC封装内部布置成堆叠。存储器单元110到存储器单元114中的每一者可包含其自身的本地控制器以及错误检测与校正组件以检测及校正可能发生于存储于其裸片中的数据中的错误。每一存储器单元可使用可涉及错误校正码(ECC)(例如，汉明(Hamming)码、里德所罗门 (Reed-Solomon)码或者其它码或技术)的技术来检测及校正发生于数据中的错误。存储器单元110到存储器单元114中的每一者还可包含以下选项使用其自身的检测与校正组件来检测错误但可挑选以允许存储器控制器130校正所检测的错误。举例来说，具有错误的存储器单元可将错误通知存储器控制器130以使得存储器控制器130可执行数据恢复操作来恢复具有错误的数据。为简明起见，图1使用单个线来展示路径135与路径136中的每一者。然而，路径 135与路径136中的每一者可包含许多实体导线。所述导线可划分为单独的群组。存储器控制器130可通过单独的导线群组(例如，数据总线)耦合到存储器单元110到存储器单元114中的每一者以将数据传送到存储器控制器130及从存储器控制器130传送数据且通过另一单独的线群组(例如，地址及控制总线)耦合到存储器单元110到存储器单元114 中的每一者以将地址及其它信息传送到存储器控制器130及从存储器控制器130传送地址及其它信息。另一选择为，存储器单元110到存储器单元114可共用一个或一个以上线群组以在每一存储器单元与存储器控制器130之间传送数据、地址及其它信息。设备100可包含组件且可经布置以执行与下文参考图2到图9所描述的那些动作类似或相同的动作。
图2是根据本发明各种实施例的包含半导体存储器单元210、211、212、213及214 的设备200的框图，所述半导体存储器单元具有存储于所述存储器单元中的一者中的错误校正信息。存储器单元210到存储器单元214可包含对应裸片220、221、222、223及224。 每一裸片可包含许多存储器位置，例如裸片220中的存储器位置M0、裸片221中的存储器位置Ml、裸片222中的存储器位置对2、裸片223中的存储器位置243及裸片2M中的存储器位置M4。这些存储器位置中的每一者可包含多个单元以存储数据(例如，数据D1、D2、 D3、D4、D5、D6、D7、D8、DW、DX 及 DY)及错误校正信息(EC)(例如，EC。、EC1 及 ECm)。如图2中所展示，设备200可将错误校正信息ECtl到错误校正信息ECm仅存储于存储器单元214中且将数据存储于其它存储器单元210到213中。图2展示ECtl = D1+D2+D3+D4.EC! = D5+D6+D7+D8及ECm = DW+DX+DY以指示存储于存储器单元214中的存储器位置中的错误校正信息的值等于存储于其它存储器单元210到213中的对应存储器位置中的数据的总和。因此，如果N表示用于存储数据的存储器单元(例如，单元210到单元 213)的数目，那么设备200可包含N+1个存储器单元以存储数据与错误校正信息两者。图 2展示用于存储数据的N = 4个存储器单元及用于存储错误校正信息的一个存储器单元的实例。因此，在图2中所展示的实例中，用于存储数据与错误校正信息两者的存储器单元的总数目(M)为M = N+1 = 5。在一些实施例中，N等于2的任一次幂以使得N= 2X，其中X是等于至少1的整数 (X = 1、2、3或大于1的其它整数)。X还可以是零以使得N = 2° = 1。因此，在一些实施例中，N = 1。由于存储器单元的总数目为M = N+1，因此当N是1时M可具有为2的值(M =N+1 = 1+1 = 2)，或当N至少为2时M可具有大于2的值。在其它实施例中，N可以是整数，所述整数可以不是2的幂。然而，在例如设备100 (图1)、设备200 (图2、或本文中所描述的其它设备的存储器设备中，组织存储器单元及/或对所述存储器单元的存储器位置进行定址在N等于2的幂时比在N不是2的幂时可相对简单。如果N是用于将数据存储于设备(例如，设备200)中的存储器单元的数目，那么仅将一个额外存储器单元添加到N个存储器单元允许设备200具有相对小的大小及相对廉价方式来实现本文中所描述的包含数据恢复技术的技术。每一存储器位置240、241、242、243或244可包含一个或一个以上存储单元来存储一个或一个以上数据位。因此，数据Dl、D2、D3、D4、D5、D6、D7、D8、DW、DX及DY中的每一者可包含一个或一个以上数据位。数据及错误校正信息可具有相同位数目。举例来说，如果数据Dl、D2、D3、D4及D5中的每一者具有64个位，那么ECtl也可具有64个位。另一选择为，数据与错误校正信息可具有不同位数目。如图2中所展示，存储器位置240到存储器位置244可与对应地址Atl及对应地址 A1到Am相关联。地址Atl及地址A1到地址Am中的每一者具有唯一地址值以使得值Atl与值 A1及值Am不同。设备200中的完全地址可包含除与每一存储器位置相关联的地址以外的存储器单元数目及裸片数目。因此，数据项可位于存储器单元211中的裸片221的地址Atl 处。设备200可将错误校正信息及对应总和中的每一数据于存储器单元中的单独裸片中的每一者内具有相同地址值的存储器位置处存储于所述单独裸片中。举例来说，如图2中所展示，存储器位置M4中与地址Atl相关联的错误校正信息ECtl具有等于存储于裸片220、 221,222及223中的相同地址Atl处的数据Dl、D2、D3及D4的值的总和的值。图2展示与存储器单元中的特定裸片(例如，裸片220)中的对应存储器位置相关联的地址(例如，Atl) 作为实例。然而，所述地址可与所述存储器单元内的任一裸片中的对应存储器位置相关联。 数据可存储于具有任一地址的位置处，只要对特定地址的所有参考始终参考相同数据项即可。举例来说，对存储器单元211中的裸片221的地址Atl的参考实际上可存储于具有存储器单元212中的裸片222的地址Am的位置处，只要所有参考都一致且所有读取操作都参考已存储于每一地址处的相应数据即可。在此实例中，不可参考存储器单元212中的裸片222 的Am或者将所述地址映射到别处。图2展示其中存储器单元210、211、212及213中的一者中的特定存储器位置(例如，与裸片223中的地址Am相关联的存储器位置M3)可不具有所存储数据(例如，为空) 的实例。因此，对应错误校正信息(例如，ECm = DW+DX+DY)可具有不包含所述特定存储器位置中的数据的值的值。由于存储器位置可为给定初始值，因此“空的”存储器位置(例如， 图2中的存储器位置对幻可含有在更新相关联错误校正信息时所使用的特定已知值。设备200可初始化(例如，在系统通电期间)存储器单元210、211、212及213中的所有存储器位置，包含用于存储具有相同初始值(例如，零或一些其它值)的存储错误校正信息的存储器位置。因此，空的存储器位置(例如，图2中的存储器位置对幻可具有为零的初始值。每当设备200将数据存储于裸片220、221、222及223中时，其还可更新裸片2M中的对应错误校正信息。在数据Dl、D2、D3及D4中的任一者中出现错误的情况下，设备200 可使用对应错误校正信息来恢复具有错误的数据。举例来说，如果错误在检索(例如，读取)数据Dl时发生于所述数据中，那么设备200可检索对应错误校正信息ECtl并从ECtl的值中减去数据D2、D3及D4的值以恢复原始数据Dl。在此实例中，Dl = EC0-(D2+D3+D4)= (D1+D2+D3+D4)-(D2+D3+D4)。因此，当存储于存储器单元的一个裸片中的特定存储器位置处的特定数据中出现错误时，当检索所述特定数据时，设备200还可从其它存储器单元中的每一者的裸片内的具有相同地址值的存储器位置处的其它存储器单元检索所述数据。接着，设备200可执行运算(例如，减法)来恢复具有错误的特定数据的值。如图2中所展示，设备200可包含存储器控制器230以在各种操作期间通过路径 235将数据及信息传送到存储器单元210到存储器单元214及从存储器单元210到存储器单元214传送数据及信息。存储器控制器230还可包含路径236以与另一外部装置(例如， 计算机中或其它电子产品中的处理器)通信。设备200可包含用于将数据存储于存储器单元210到存储器单元214中的写入操作及用于检索所述所存储数据的读取操作。 以下描述描述用于存储数据Dl、D2、D3及D4以及错误校正信息ECtl = D1+D2+D3+D4 的实例性写入操作。此实例假定与地址Atl相关联的存储器位置240到存储器位置244初始地不具有数据以使得与地址Atl相关联的存储器位置中的数据的值等效于零。在此实例中， 存储器控制器230可将地址A0及数据Dl传送到裸片220。裸片220可将数据Dl存储于与地址Atl相关联的存储器位置240中并提供更新信息(UPDATE)。在此情形下，UPDATE = Dl-O = D1。UPDATE表示待写入到特定存储器位置的新数据(例如，在此实例中为Dl)的值与在写入所述新的数据之前所述特定存储器位置中的先前数据(例如，在此实例中为“0”)的值之间的值差。在获得UPDATE的值之后，存储器控制器230可将更新信息传送到裸片224，此可更新与地址A0相关联的存储器位置244处的对应错误校正信息EQ。在此实例中，设备 200可用初始值(例如，零(ECtl = 0))初始化EC。。为更新EC。，裸片2M将UPDATE = Dl的值与ECtl的值相加。因此，在将数据Dl存储于裸片220中之后，将ECtl = 0+D1 = Dl存储于裸片224中。设备200可包含类似动作以存储数据D2、D3及D4。举例来说，存储器控制器230 可将地址A0及数据D2传送到裸片221，此可将数据D2存储到与地址A0相关联的存储器位置Ml。裸片221还可在其存储数据D2时提供更新信息UPDATE = D2-0。裸片2 可通过将UPDATE = D2的值与ECtl的值相加来更新与地址Atl相关联的存储器位置244处的EC。。 因此，在将数据D2存储于裸片221中之后，将ECtl = D1+D2存储于裸片2M中。类似地，在将数据D3存储于裸片222中之后将ECtl = D1+D2+D3存储于裸片224中，且在将数据D4存储于裸片223中之后将ECtl = D1+D2+D3+D4存储于裸片2M中。设备200可一次一个地将数据(例如，D1、D2、D3&D4)传送到存储器单元210及213。另一选择为，设备200可将数据Dl、D2、D3及D4中的两者或两者以上并行传送到存储器单元210到213。因此，设备 200可一次一个地将数据Dl、D2、D3及D4存储于对应存储器位置中，或一次两个或两个以上地将数据Dl、D2、D3及D4并行存储于对应存储器位置中。设备200可包含用于在其更新错误校正信息时执行加法函数(例如， D1+D2+D3+D4)的组件。举例来说，设备200可包含用于对数据D1、D2、D3及D4的位执行等效于加法函数的逻辑运算(例如，逐位“异或”运算)以获得ECtl的值的组件。因此，ECtl可具有等于D1(+)D2(+)D3(+)D4的结果的值，其中(+)在逻辑术语中意指““异或””。在图2 中，设备200的执行逻辑运算的组件可包含存储器控制器230的一部分或整个存储器控制器230及/或存储器单元210到存储器单元214中的一者或一者以上的至少一部分。所述组件可包含硬件电路(例如，逻辑门)、软件或此两者。本文中的描述使用“异或”运算作为实例来执行例如加法或减法等函数。然而，所属领域的技术人员可认识到，除“异或”运算外，可使用其它等效运算来执行加法函数及减法函数。以下描述描述其中设备200可执行恢复操作以在发现发生于数据Dl中的错误之后恢复原始数据Dl的实例。在此实例中，存储器控制器230可接收指示数据Dl具有错误的通知。举例来说，存储器单元210可在其基于来自存储器控制器230的读取请求或基于另一请求读取数据Dl时使用其自身的错误检测组件发现错误。存储器单元210可发送存储器控制器230指示所述错误的所述通知。在接收所述通知之后，存储器控制器230可检索与数据Dl相关联的对应错误校正信息以执行恢复操作。在此实例中，基于地址A0(其是与存储数据Dl的存储器位置相关联的地址)，存储器控制器230可从与相同地址Atl相关联的存储器位置中的裸片2M检索错误校正信息EQ。存储器控制器230还可从与其它裸片221、222及223中的每一者中的地址Atl相关联的存储器位置检索其它数据。在检索数据D2、D3及D4之后，设备200可从ECtl = D1+D2+D3+D4的值中减去数据D2、D3及D4的值以恢复原始数据Dl，以使得Dl = EC0-(D2+D3+D4)。设备200可包含用于执行运算以获得Dl = EC0-(D2+D3+D4)的组件。举例来说，设备200可包含用于对ECtl以及数据D2、D3及D4的位执行等效于减法函数的逻辑运算(例如逐位“异或”运算EC(I(+)D2(+)D3(+)D4)以获得原始数据Dl的组件。如上文所描述，设备200可将用于存储数据及错误校正信息的存储器位置初始化为相同初始值，例如，零。因此，可将用于存储ECtl的加法函数写为ECtl = EC。+D1+D2+D3+D4(当ECc^j始地等于零时)。当待恢复数据(例如Dl)时，可将用于恢复Dl的减法函数写为Dl = EQT0-D2-D3-D4，其中“0”指示不在所述方程式中计数的Dl的值 (错误数据值)。由于逐位加法与减法相同(相同“异或”运算)，因此EC。+D1+D2+D3+D4与 EQT0-D2-D3-D4相同，其中Dl的值被封锁(或在数据恢复期间设定为“0”)。因此，相同实施方案可用于用于存储错误校正信息的加法函数与用于恢复数据的减法函数两者中。举例来说，在以上描述中，用于执行加法函数ECtl = EC0+D1+D2+D3+D4(当ECtl初始地等于零时)的逐位“异或”运算D1(+)D2(+)D3(+)D4可称为第一逐位“异或”运算。用于执行减法运算Dl = EC0-0-D2-D3-D4以恢复Dl的逐位“异或”运算ECtl (+) D2 (+) D3 (+) D4可称为第二逐位“异或”运算。在比较所述第一与第二逐位“异或”运算时，所述第一逐位“异或”运算中的数据Dl的值由所述第二逐位“异或”运算中的EC。的值代替。因此，设备200 可使用相同组件来在有一些改变的情形下执行所述第一与第二逐位“异或”运算两者。举例来说，存储器单元210到存储器单元214可包含共用路径以将数据及错误校正信息传送到执行逐位“异或”运算的组件(例如，逻辑电路)。然而，设备200还可包含可从第一逐位“异或”运算期间的一个位置切换到第二逐位“异或”运算期间的另一位置以封锁数据Dl 传送到执行所述运算且用传送ECtl代替传送数据Dl的组件的元件(例如，例如晶体管等开关)。设备200可包含类似动作以在这些数据中的一者中出现错误的情况下恢复原始数据D2、D3或D4。举例来说，设备200可在数据D2中出现错误的情况下从ECtl = D1+D2+D3+D4的值中减去D1、D3及D4的值以恢复原始数据D2。参考图2的以上说明假定用于存储数据与错误校正信息两者的半导体存储器单元的总数目(M = N+1)大于2(M>2)，此意指N等于或大于2。因此，如上文所描述，错误校正信息可具有等于多于两个数据值的总和(例如，ECtl = D1+D2+D3+D4)的值。然而，在其中存储器单元的总数目为2 (M = N+1 = 2)的实施例中，可使用所述两个单元中的一者来仅存储与存储于所述两个单元中的另一单元中的数据相关联的错误校正信息。在这些实施例(M = N+1 = 2)中，错误校正信息与数据将具有相等值。举例来说，如果M = N+1 = 2使得图2的设备200仅包含存储器单元210及214，那么存储器单元214中的ECtl仅等于存储器单元210中的Dl (EC0 = Dl)。在此实例中，在数据恢复期间，可通过检索ECtl的值来恢复 Dl,以使得Dl = EQ。在此相同实例中，存储器单元214中的ECm仅等于存储器单元210中的DW(ECm = DW)。在数据恢复期间，可通过检索ECm的值来恢复DW，以使得DW = ECm。将相同数据存储于两个不同存储器单元中的效果是如果存储于一个存储器单元中的数据具有错误，那么仍可读取(例如，恢复)存储于另一存储器单元中的数据(相同数据)。图3是展示与地址A0相关联的存储器位置244处的错误校正信息ECtl在数据D9代替与裸片220中的地址Atl相关联的存储器位置MO中的先前数据Dl之后的另一值的设备 200的框图。如图3中所展示，ECtl = D2+D3+D4+D9，其是存储于与裸片220、221、222及223 中的地址Atl相关联的存储器位置处的数据的总和。设备200可执行以下动作来更新ECtl以使得在数据D9已代替数据Dl之后ECtl = D2+D3+D4+D9。在存储数据D9之前，如图2中所展示，EC0 = D1+D3+D4+D4。当裸片220接收待如与地址A0相关联地存储于存储器位置240中的数据D9时，其可检索数据Dl并接着在检索数据Dl之后存储数据D9。设备200可使用数据Dl来获得更新信息UPDATE的值以更新 EC。。在此实例中，UPDATE = D9-D1，其是待存储的数据D9与先前数据Dl之间的差。
在ECtl的更新期间，设备200可将UPDATE = D9-D1的值与ECtl的值相加。因此，ECtl =EC0+(D9-D1) = (D1+D2+D3+D4) + (D9-D1) = D2+D3+D4+D9。因此，在将数据 D9 存储于裸片220中之后，将ECtl = D2+D3+D4+D9存储(或更新)于裸片224中。另一选择为，替代将数据D9存储于裸片220中之前用数据D9与数据Dl之间的差 (D9-D1)来更新ECc^如上文所论述)，可在将数据D9存储于裸片220中之后使用数据D9、 数据D2、数据D3及数据D4来计算EC。。设备200可包含用于执行逻辑运算(例如，逐位“异或”运算)以获得UPDATE = D9-D1的结果的组件。举例来说，设备200可包含用于对数据D9及数据Dl的位执行逐位 “异或”运算D9(+)D1以获得UPDATE的值的组件。因此，可通过对数据D9与数据Dl的位的逐位“异或”运算来执行计算差UPDATE = D9-D1。设备200还可包含用于执行运算以获得ECtl = EC0+UPDATE的组件。举例来说，设备200可包含用于对ECtl的位及用于更新ECtl的 UPDATE的位执行逻辑运算(例如，逐位“异或”运算ECtlW UPDATE)的组件。上述实例展示，替代两个信息传送，设备200可用到裸片224的一个信息(D9-D1) 传送来更新EQ。举例来说，替代使用第一传送来将数据Dl发送(在检索Dl之后)到裸片 224以执行运算以获得ECtl = EC0-Dl (或D1+D2+D3+D4-D1 = D2+D3+D4)并接着使用第二传送来将数据D9发送到裸片224以执行ECtl = EC0+D9 = D2+D3+D4+D9,设备200可仅使用一个传送来将更新信息(UPDATE = D9-D1)发送到裸片224以更新ECtl从而实现相同结果，即， EC0= (D1+D2+D3+D4) + (D9-D1) = D2+D3+D4+D9。设备200可在特定数据中出现错误的情况下使用类似于上文参考图2所描述的动作的动作来恢复所述特定数据的原始值。举例来说，在数据D9中出现错误的情况下，设备200可执行恢复运算来恢复原始数据D9。在此实例中，D9 = EC0-(D2+D3+D4)= (D2+D3+D4+D9) - (D2+D3+D4)，或 D9 = EC0 (+) D2 (+) D3 (+) D4。图4是展示可用于图2及图3的设备200中的数据及错误校正信息的地址映射的实例的图示。图4展示具有地址位Btl A1^2及地址位 到地址位&的地址450。设备200 可使用具有地址450的位Btl及B1的部分451来识别可选择存储器单元210、211、212及213 中的哪一单元来存储数据(例如，图2中的Dl)。举例来说，在图4中，当位Btl及B1具有二进制值00、01、10或11时，设备200可按基于地址450的值的存储器位置分别在存储器单元 210,211,212或213中存储数据。设备200还可将错误校正信息存储于与存储器单元214 中的相同地址相关联的存储器位置中。由于设备200可使用仅一个存储器单元来存储错误校正信息EC，因此设备200可每当其将数据存储于其它存储器单元(例如，单元210、211、 212及21 中时指定所述存储器单元中的一者(如图4中所展示的单元214)来存储错误校正信息。设备200可使用地址450的位化及 到位&来选择存储器单元210到存储器单元214中的存储器位置以存储数据及错误校正信息。图5是根据本发明各种实施例的包含具有存储于多于一个存储器单元中的错误校正信息的半导体存储器单元510、511、512、513及514的设备500的框图。如图5中所展示，设备500可将错误校正信息ECtl及错误校正信息EC1到错误校正信息ECm存储于存储器单元510到存储器单元514中的多于一者中。举例来说，设备500可将ECtl = D1+D2+D3+D4 及ECm = DW+DX+DY存储于存储器单元510的裸片520中，并将EC1 = D5+D6+D7+D8存储于存储器单元511的裸片521中。图5展示其中设备500将校正信息ECtl到校正信息ECm存储于两个存储器单元510及511中的实例。然而，设备500可将错误校正信息ECtl到错误校正信息ECm存储于多于两个存储器单元中。如图5中所展示，设备500还可将数据(例如，数据D1、D2、D3、D4、D5、D6、D7、D8、 DW、DX及DY)存储于裸片520到裸片524中的各种存储器位置处。设备500还可包含与裸片520到裸片524中的对应存储器位置相关联的地址Atl及地址A1到地址AM。图5展示与存储器单元中的特定裸片(例如，裸片520)中的对应存储器位置相关联的地址(例如，Atl) 作为实例。然而，所述地址可与所述存储器单元内的任一裸片中的对应存储器位置相关联。 图5还展示其中存储器单元510、511、512及513中的一者中的特定存储器位置(例如，与裸片524中的地址Am相关联的存储器位置M4)可不具有所存储数据(例如，为空)的实例。因此，对应错误校正信息(例如，ECm = DW+DX+DY)可具有不包含所述特定存储器位置中的数据的值的值。在一些实施例中，设备500可用相同初始值(例如，零或一些其它值) 来初始化存储器单元510到存储器单元514中的所有存储器位置(包含用于存储错误校正信息的存储器位置)。设备500可包含存储器控制器530以经由路径535将数据及信息传送到存储器单元510到存储器单元514以及经由路径535从存储器单元510到存储器单元514传送数据及信息。存储器控制器530还可包含路径536以与另一外部装置(例如，计算机中或其它电子产品中的处理器)通信。每当设备500将数据存储于存储器单元510到存储器单元514 中的存储器单元时，设备500还可更新另一存储器单元中的对应错误校正信息。设备500 可在特定数据中出现错误的情况下使用错误校正信息ECtl到错误校正信息ECm来恢复所述特定数据的原始值。设备500可包含与上文参考图2及图3所描述的动作类似或相同的动作来恢复数据。图6是展示可用于图5的设备500中的数据及错误校正信息的地址映射的实例的图表。图6展示具有地址位B。B1, B2及地址位 到地址位&的地址650。设备500可使用地址650的可包含位化及 的部分652来识别可选择存储器单元510、511、512及513 中的哪一单元来存储错误校正信息。举例来说，如图6中所展示，当位化及 具有二进制值00、01、10或11时，设备500可分别将错误校正信息EC存储于存储器单元510、511、512 或513中。端视由位化及 所表示的值是等于还是不等于由位Btl及B1所表示的值，设备500 可结合部分652 (包含位化及B3)使用部分651 (包含位Btl及B1)来识别可选择存储器单元 510、511、512及513中的哪一单元来存储数据。如果由位Btl及B1所表示的值等于由位化及 所表示的值，那么设备500可将数据存储于存储器单元514中。如图6中所展示，在行661、662、663及664中，位Btl及B1的值等于位化及 的值(00 = 00,01 = OlUO = 10及11 = 11)。因此，如图6中所展示， 可使用存储器单元514来存储数据。如果由位Btl及B1所表示的值不等于由位化及 所表示的值，那么设备500可基于位氏及&的值在存储器单元处存储数据。如图6中所展示，如果位Btl及B1具有二进制值00、01、10或11且不等于位化及 的值，那么设备500可基于位Btl及B1的值00、01、10 或11分别在存储器单元510、511、512或513中存储数据。在以上描述中，设备500可使用位Btl及B1的值以及位化及 的值来识别可选择存储器单元510、511、512、513及514中的哪一单元来存储数据及选择哪一单元来存储错误校正信息。设备500可使用地址650的位化及 到&的值来选择经识别存储器单元的哪一存储器位置来存储数据或错误校正信息。图6展示包含地址650的位BpB1A2及 的部分651及652作为实例。然而，部分651及652中的每一者可包含地址650的不同部分中的不同位。图7是展示可用于图5的设备500中的数据及错误校正信息的地址映射的另一实例的图表。图7展示具有地址位B。Bp化及 到地址位&的地址750。设备500可使用具有位化及 的部分752来识别可选择存储器单元510、511、512 及513中的哪一单元来存储数据或错误校正信息。举例来说，如图7中所展示，当位化及 具有二进制值00、01、10或11时，设备500可分别将错误校正信息存储于存储器单元514、 510,511 或 512 中。设备500可结合部分752 (包含位化及B3)使用部分751 (包含位Btl及B1)来识别可选择存储器单元510、511、512及513中的哪一单元来存储数据。举例来说，如图5中所展示，设备500可使用通过运算((B1Btl^(B3B2))模数N+1所计算的值来识别可选择用于存储数据的存储器单元，其中BtlB1是位Btl及B1的值，且B3B2是位化及 的值，且N+1等于设备500的存储器单元的总数目。在以上中，设备700可使用位Btl及B1以及位化及 的值来识别存储器单元710、 711、712、713及714中的哪一单元用于存储数据及哪一单元用于存储错误校正信息。设备 700可使用地址650的位化及 到&的值来选择经识别存储器单元的哪一存储器位置用于存储数据或错误校正信息。设备500可使用地址750的位化及 到&来选择存储器位置以将数据及错误校正信息存储于存储器单元510到存储器单元514中。图7展示包含地址750的位BpB1A2及 的部分651及752作为实例。然而，部分751及752中的每一者可包含地址750的不同部分中的不同位。上文参考图5到图7的描述假定用于存储数据与错误校正信息两者的半导体存储器单元的总数目(M = N+1)大于2 (Μ >2)，此意指N等于或大于2。然而，在其中存储器单元的总数目为2 (M = N+1 = 2)的实施例中，错误校正信息与数据将具有相等值。举例来说， 如果M = N+1 = 2使得图5的设备500仅包含存储器单元510及511，那么存储器单元510 中的ECtl仅等于存储器单元511中的02^(^ = D2)。在此实例中，在数据恢复期间，可通过检索ECtl的值来恢复D2，以使得D2 = EQ。在此相同实例中，存储器单元511中的EC1仅等于存储器单元510中的D5(ECi = D5)。在数据恢复期间，可通过检索EC1的值来检索D5，以使得 D5 = EC1。此外，在其中图5的设备500中的存储器单元的总数目为2 (M = N+1 = 2)的实施例中，可基于某一预定条件将错误校正信息与数据单独地存储于所述两个存储器单元中。 举例来说，在图5中，如果待存储的数据(例如，拟)的地址满足条件，那么将把所述数据存储于一个单元(例如，单元511)中且将把错误校正信息(例如，ECtl = DZ)存储于另一单元 (例如，单元510)中。所述条件可基于所述数据的地址的选定位(或多个位)的值或一些其它条件。举例来说，在图5中(如果M = 2)，数据D2的地址可具有偶数值。因此，D2是存储于存储器单元511中且错误校正信息ECtl = D2是存储于存储器单元510中。在另一实例中，在图5中(如果M = 2)，数据D5的地址可具有奇数值。因此，D5是存储于存储器单元510中且错误校正信息ECl = D5是存储于存储器单元511中。图8是展示根据本发明各种实施例的操作存储器单元的方法的流程图。方法800 可用于例如图1的设备100、图2的设备200或图5的设备500等设备中。因此，用于方法 800中设备的特征可包含图1的设备100、图2的设备200或图5的设备500的特征。方法800的动作810可包含将第一数据存储于第一存储器单元中的第一裸片中。 动作820可包含将第二数据存储于第二存储器单元中的第二裸片中。动作830可包含存储错误校正信息，所述错误校正信息具有部分地基于所述第一数据及所述第二数据的值的值。动作840可包含在选定数据中出现错误的情况下基于所述错误校正信息的值及所述第二数据的值来恢复所述第一数据。方法800可包含与上文参考图1到图7所描述的动作类似或相同的其它动作。本文中所描述的各种实施例可具有比图8中所展示的动作多或少的动作。图9展示根据本发明各种实施例的包含具有布置成堆叠950的裸片920的半导体存储器单元910的IC封装900的部分横截面。IC封装900也可称为IC芯片，其中包含裸片920的存储器单元910位于IC芯片900内部。存储器单元910可包含与图1的存储器单元110到存储器单元114中的一者、图2及图3的存储器单元210到存储器单元214中的一者或图5的存储器单元510到存储器单元514中的一者类似或相同的存储器单元。因此，图9中的裸片920中的每一者可包含具有上文参考图1到图8所描述的用于存储数据或错误校正信息的电路组件的电路。为清晰起见，图9省略裸片920中的电路及电路组件的细节。IC封装900可包含耦合到存储器单元910的支撑件940。支撑件940可包含陶瓷或有机物封装衬底。触点935可耦合到支撑件940以使得存储器单元910能够与另一装置 (例如，分别与图1、图3及图5的存储器控制器130、230及530类似或相同的存储器控制器)通信。在图9中，IC封装900可包含外壳960，其可将支撑件940的至少一部分及存储器单元910包封于内部962中。内部962可填充有填充材料，气体、液体或其组合。所述填充材料可包含聚合物材料。如图9中所展示，存储器单元910可包含穿过裸片920的若干导电路径971、972、 973、974及975。导电路径971到导电路径975中的每一者可包含在通孔978内部的导电材料977，所述通孔至少部分地或完全地延伸穿过裸片920中的每一者。导电路径971到导电路径975可包含形成于裸片920之间的接合点981。接合点981可包含焊料、铜、或导电粘合剂。可使用例如“倒装芯片”或其它技术等技术来形成存储器单元910。图10展示根据本发明各种实施例的系统1000。系统1000可包含处理器1002、存储器装置1003、图像传感器装置1020、系统存储器控制器1032、图形控制器1040、输入及输出(I/O)控制器1050、显示器1052、键盘1054、指向装置1056、外围装置1058、系统收发器 1059，以及以无线方式将信息发射到系统1000及从系统1000接收信息的天线1070、在系统1000的组件中传送信息的总线1061及其中可附接系统1000的组件中的一些组件的电路板1005 (例如，母板)。系统1000可省略图10中所展示的组件中的一些组件。处理器1002可包含通用处理器、专用集成电路(ASIC)或其它类型的处理器。处理器1002可包含单核处理器或多核处理器。处理器1002可执行一个或一个以上编程命令以处理信息。所述信息可包含由系统1000的其它组件(例如，存储器装置1003或图像传感器装置1020)所提供的信息。图像传感器装置1020可包含具有CMOS像素阵列的互补金属氧化物半导体(CM0Q图像传感器或具有电荷耦合装置(CCD)像素阵列的CCD图像传感
ο存储器装置1003可包含图1的设备100、图2或图3的设备200及图5的设备500 的各种实施例。举例来说，存储器装置1003可包含存储器单元1010、1011及1012以及装置存储器控制器1030。存储器单元1010、1011及1012中的每一者可包封于单独的IC封装(例如，图9的IC封装900)中。图10展示具有三个存储器单元1010、1011及1012的存储器装置1003作为实例。然而，存储器装置1003的存储器单元的数目可变化。图10展示其中存储器控制器1030与存储器单元1010、1011及1012位于相同板1007(例如，双列直插式存储器模块“DIMM”的板)中的实例。然而，存储器控制器1030与存储器单元1010、 1011及1012可位于不同板中(例如，位于板1007中及位于电路板1005中)，或可散布于系统1000中的不同位置中。存储器装置1003可包含易失性存储器装置、非易失性存储器装置或此两者的组合。举例来说，存储器装置1003可包含动态随机存取存储器(DRAM)装置、静态随机存取存储器(SRAM)装置、快闪存储器装置、相变存储器装置或这些存储器装置的组合。对设备(例如，设备100、200及500)及系统(例如，系统1000)的图解说明旨在提供对各种实施例的结构的大体理解，且并非旨在提供对可能利用本文中所描述结构的设备及系统的所有组件及特征的完全描述。上文所描述组件中的任一者可以若干方式实施，包含经由软件的模拟。因此，上文所描述的设备(例如，设备100、200及500)及系统(例如，系统1000)在本文中可全部表征为“多个模块”(或“一个模块”)。如设备(例如，设备100、200及500)及系统(例如， 系统1000)的架构所需要，且为适合于各种实施例的特定实施方案，此类模块可包含硬件电路、单处理器电路及/或多处理器电路、存储器电路、软件编程模块及对象及/或固件以及其组合。举例来说，此类模块可包含于系统操作模拟封装中，例如软件电信号模拟封装、 电力使用及分布模拟封装、电容电感模拟封装、功率/热量耗散模拟封装、信号发射接收模拟封装及/或用于操作或模拟各种可能实施例的操作的软件及硬件的组合。各种实施例的设备及系统可包含用于高速计算机、通信及信号处理电路、单处理器模块或多处理器模块、单个嵌入式处理器或多个嵌入式处理器、多核处理器、数据开关及包含多层、多芯片模块的专用模块中的电子电路或包含于所述电子电路中。此类设备及系统可进一步作为子组件包含于以下各种电子系统内，例如，电视、蜂窝式电话、个人计算机 (例如，膝上型计算机、桌上型计算机、手持式计算机、平板计算机等)、工作站、无线电、视频播放器、音频播放器(例如，MP3(动画专家群、音频层幻播放器)、车辆、医疗装置(例如，心脏监测器、血压监测器等)、机顶盒及其它装置。本文中所描述的一个或一个以上实施例包含用于将数据存储于第一半导体存储器单元中且用于将错误校正信息存储于第二半导体存储器单元中以恢复所述数据的设备及方法。所述错误校正信息具有等于存储于所述第一存储器单元中的数据的至少所述值的值。上文参考图1到图10描述包含额外设备、系统及方法的其它实施例。在一些实施例中，设备100可具有与图1中所展示的配置不同的替代性配置。举例来说，在第一替代性配置中，设备100可省略单元111到单元114以使得在剩余单元110 中，每一裸片120本身可形成具有与本文中所描述的存储器单元(例如，上文参考图1、图 2、图3及图5所描述的存储器单元)的那些功能类似或相同的功能的半导体存储器单元 120。因此，在图1的设备100的第一替代性配置中，裸片120中仅一者(在此替代性配置中，存储器单元)可存储与存储于其它裸片120中的所有数据相关联的错误校正信息，如同将错误校正信息及数据存储于图2及图3的设备200的存储器单元中一样。在第一替代性配置中，替代仅一个裸片120存储错误校正信息，裸片120中的每一者还可存储数据及与存储于其它裸片中的数据相关联的错误校正信息，如同将错误校正信息及数据存储于图5的设备500的存储器单元中一样。在第一替代性配置中，类似于图9的IC封装900，图1的设备100的裸片120可包封于多个单独的IC封装中或包封于同一 IC封装中。在图1的设备100的第二替代性配置中，半导体存储器单元110到半导体存储器单元114可具有不同组织，以使得来自不同单元的组件(例如，裸片)可形成半导体存储器单元。举例来说，在图1的顶部行裸片中，裸片120、裸片121、裸片122、裸片123及裸片 IM可形成设备100的第一半导体存储器单元。在设备100的另一行裸片中，裸片120、裸片121、裸片122、裸片123及裸片IM可形成第二半导体存储器单元。类似地，设备100的其它行中的裸片可形成设备100的其它半导体存储器单元。在第二替代性配置中，半导体存储器单元的功能可与本文中所描述的存储器单元(例如，上文参考图1、图2、图3及图5 所描述的存储器单元)的那些功能类似或相同。在进一步实施例中，图9的IC封装900的裸片920可形成多个半导体存储器单元。 举例来说，每一裸片920的第一部分可经组合以形成IC封装900的第一半导体存储器单元，每一裸片920的第二部分可经组合以形成IC封装900的第二半导体存储器单元。类似地，每一裸片的其它部分可经组合以形成IC封装900的其它半导体存储器单元。由IC封装 900中的单独的裸片的不同部分形成的半导体存储器单元的功能可与本文中所描述的存储器单元(例如，上文参考图1、图2、图3及图5所描述的存储器单元)的那些功能类似或相同。当裸片920由每一裸片的不同部分形成半导体存储器单元时，裸片920可不必包封于同一 IC封装(例如，IC封装900)中，裸片920可包封于单独的IC封装中。以上描述及图式图解说明本发明的一些实施例以使得所属领域的技术人员能够实践本发明的实施例。其它实施例可并入有结构、逻辑、电、过程及其它改变。在所述图式中，在所有数个视图中，相同特征或相同编号描述大致类似特征。实例代表可能的变化形式。一些实施例的部分及特征可包含于其它实施例的那些部分及特征中或替代其它实施例的那些部分及特征。所属领域的技术人员在阅读并理解以上描述之后将即刻明了许多其它实施例。本文提供发明摘要以遵循37C. F. R. § 1. 72 (b)，其需要将允许读者快速弄清所述技术性发明的性质及要旨的摘要。提交本发明摘要是基于以下理解其将并非用于解释或限制权利要求书。
权利要求
1.一种设备，其包括第一半导体存储器单元，其经配置以存储具有第一值的数据；及第二半导体存储器单元，其经配置以存储错误校正信息以恢复所述数据，所述错误校正信息具有等于至少所述第一值的值。
2.根据权利要求1所述的设备，其进一步包括至少一个额外半导体存储器单元，所述至少一个额外半导体存储器单元经配置以存储具有额外值的额外数据，其中所述错误校正信息的所述值等于至少所述第一值与所述额外值的总和。
3.根据权利要求2所述的设备，其中所述第一半导体存储器单元、所述第二半导体存储器单元及所述至少一个额外半导体存储器单元为所述设备的M总数个半导体存储器单元的至少一部分，其中M等于N加1，且其中N等于2X，且X为等于最小1的整数。
4.根据权利要求2所述的设备，其中所述第一半导体存储器单元、所述第二半导体存储器单元及所述至少一个额外半导体存储器单元被包封于同一集成电路封装中。
5.根据权利要求2所述的设备，其中所述第一半导体存储器单元、所述第二半导体存储器单元及所述至少一个额外半导体存储器单元被包封于单独集成电路封装中。
6.根据权利要求1所述的设备，其中所述错误校正信息的所述值等于所述第一值。
7.根据权利要求1所述的设备，其中所述错误校正信息为第一错误校正信息，所述数据为第一数据，其中所述第二半导体存储器单元进一步经配置以存储具有第二值的第二数据，且其中所述第一半导体存储器单元进一步经配置以存储第二错误校正信息，所述第二错误校正信息具有基于所述第二数据的至少一值的值。
8.根据权利要求7所述的设备，其进一步包括至少一个额外半导体存储器单元，所述至少一个额外半导体存储器单元经配置以存储具有第三值的第三数据，其中所述总和等于至少所述第一值加所述第三值，且其中所述至少一个额外半导体存储器单元进一步经配置以存储第三错误校正信息，所述第三错误校正信息具有基于所述第一及第二半导体存储器单元中的至少一者中所存储的数据的值的值。
9.一种设备，其包括第一半导体存储器单元，其经配置以存储具有第一值的第一数据；第二半导体存储器单元，其经配置以存储具有第二值的第二数据；及第三半导体存储器单元，其经配置以存储错误校正信息以恢复第一数据及所述第二数据中的一者，所述错误校正信息具有部分地基于所述第一及第二值的值。
10.根据权利要求9所述的设备，其进一步包括经配置以在存储所述第一数据时将所述第一数据的所述值与所述错误校正信息的所述值相加的组件。
11.根据权利要求10所述的设备，其进一步包括经配置以在存储所述第二数据时将所述第二数据的所述值与所述错误校正信息的所述值相加的组件。
12.根据权利要求9所述的设备，其进一步包括经配置以在所述第一数据中出现错误的情况下从所述错误校正信息的所述值中减去所述第二数据的至少所述值以恢复所述第一数据的组件。
13.根据权利要求9所述的设备，其中所述第一半导体存储器单元包含经配置以存储所述第一数据的第一裸片，且所述第二半导体存储器单元包含经配置以存储所述第二数据的第二裸片。
14.根据权利要求13所述的设备，其中所述第一半导体存储器单元包含与所述第一半导体存储器单元内的第一地址相关联的用以存储所述第一数据的第一存储器位置，所述第二半导体存储器单元包含与所述第二半导体存储器单元内的第二地址相关联的用以存储所述第二数据的第二存储器位置，所述第三半导体存储器单元包含与所述第三半导体存储器单元内的第三地址相关联的用以存储所述第一数据的第三存储器位置，且其中所述第一、第二及第三地址具有相同地址值。
15.根据权利要求9所述的设备，其进一步包括至少一个额外半导体存储器单元，所述至少一个额外半导体存储器单元经配置以存储至少一个额外数据以使得所述错误校正信息具有基于所述第一值、所述第二值及所述额外数据的值的值。
16.一种设备，其包括第一半导体存储器单元，其经配置以存储具有第一值的第一数据及具有至少部分地基于第二数据的第二值及至少第三数据的第三值的值的第一错误校正信息，其中所述第一错误校正信息用于在所述第二数据中出现错误的情况下基于所述第一错误校正信息的所述值及至少所述第三数据的所述值来恢复所述第二数据；及第二半导体存储器单元，其经配置以存储所述第二数据及具有至少部分地基于所述第一值及第四数据的第四值的值的第二错误校正信息，其中所述第二错误校正信息用于在所述第一数据中出现错误的情况下基于所述第二错误校正信息的所述值及至少所述第四数据的所述值来恢复所述第一数据。
17.根据权利要求16所述的设备，其进一步包括经配置以存储所述第三数据及所述第四数据的第三半导体存储器单元。
18.根据权利要求16所述的设备，其中所述第一半导体存储器单元包含与所述第一半导体存储器单元内的第一地址相关联的用以存储所述第一错误校正信息的第一存储器位置，所述第二半导体存储器单元包含与所述第二半导体存储器单元内的第二地址相关联的用以存储所述第二数据的第二存储器位置，且其中所述第一及第二地址具有相同地址值。
19.根据权利要求18所述的设备，其中所述第一半导体存储器单元包含与所述第一半导体存储器单元内的第三地址相关联的用以存储所述第一数据的第三存储器位置，所述第二半导体存储器单元包含与所述第二半导体存储器单元内的第四地址相关联的用以存储所述第二错误校正信息的第四存储器位置，且其中所述第三及第四地址具有相同地址值。
20.根据权利要求16所述的设备，其进一步包括经配置以对至少所述第二数据及所述第三数据的位执行逻辑运算以获得第一错误校正信息的所述值的组件。
21.根据权利要求20所述的设备，其进一步包括经配置以对至少所述第二数据及所述第一错误校正信息的位执行逻辑运算以恢复所述第三数据的组件。
22.根据权利要求16所述的设备，其进一步包括控制器，所述控制器经配置以在所述控制器从所述第一半导体存储器单元接收到指示所述第二数据中已出现错误的通知的情况下检索所述第一错误校正信息及所述第三数据以基于所述第一错误校正信息及所述第三数据来恢复所述第二数据。
23.一种设备，其包括半导体存储器单元，所述半导体存储器单元中的至少一者经配置以存储错误校正信息，所述错误校正信息具有基于所述半导体存储器单元当中的至少第一半导体存储器单元中的数据的值的值；及控制器，其经配置以在所述第一半导体存储器单元中的所述数据中出现错误的情况下基于所述错误校正信息的所述值及除所述第一半导体存储器单元中的所述数据的所述值以外的所述半导体存储器单元中的至少一者中的数据的值来恢复所述第一半导体存储器单元中的所述数据。
24.根据权利要求23所述的设备，其中所述控制器进一步经配置以在所述半导体存储器单元当中的第二半导体存储器单元中的数据中出现错误的情况下基于所述错误校正信息的所述值及除所述第二半导体存储器单元中的所述数据的值以外的所述半导体存储器单元中的至少一者中的数据的值来恢复所述第二半导体存储器单元中的所述数据。
25.根据权利要求23所述的设备，其中所述控制器经配置以将所述半导体存储器单元中的数据的值相加在一起以获得所述错误校正信息的值。
26.根据权利要求23所述的设备，其中所述控制器经配置以从所述错误校正信息的所述值中减去除所述第一半导体存储器单元中的数据的值以外的所述半导体存储器单元中的至少一者中的数据的值以恢复所述第一半导体存储器单元中的所述数据的所述值。
27.根据权利要求沈所述的设备，其中所述控制器经配置以对所述错误校正信息的位及除所述第一半导体存储器单元中的所述数据的位以外的所述半导体存储器单元中的每一者中的数据的位执行逐位“异或”运算以恢复所述第一半导体存储器单元中的所述数据。
28.根据权利要求23所述的设备，其中所述错误校正信息及所述存储器位置中的每一者中的所述数据具有相同位数目。
29.根据权利要求23所述的设备，其中所述半导体存储器单元中的选定半导体存储器单元包含与所述选定半导体存储器单元内的第一地址相关联的用以存储所述错误校正的选定存储器位置，且除所述选定半导体存储器单元以外的所述半导体存储器单元中的每一者包含与第二地址相关联的用以存储数据的存储器位置，所述第二地址在除所述选定半导体存储器单元以外的所述半导体存储器单元中的每一者内，且其中所述第一及第二地址具有相同地址值。
30.根据权利要求23所述的设备，其中所述半导体存储器单元中的每一者被包封于单独集成电路封装中。
31.一种方法，其包括将具有第一值的第一数据存储于第一半导体存储器单元中；将具有第二值的第二数据存储于第二半导体存储器单元中；及存储错误校正信息，所述错误校正信息具有部分地基于所述第一及第二值的值以在选定数据中出现错误的情况下恢复所述第一数据及所述第二数据中的所述选定数据。
32.根据权利要求31所述的方法，其进一步包括在选定数据为所述第一数据的情况下检索所述错误校正信息及所述第二数据以恢复所述第一数据。
33.根据权利要求31所述的方法，其进一步包括存储至少一个额外数据；及基于所述额外数据的值更新所述错误校正信息的所述值。
34.根据权利要求33所述的方法，其进一步包括在选定数据为所述第一数据的情况下检索所述错误校正信息、所述第二数据及所述额外数据以恢复所述第一数据。
35.根据权利要求31所述的方法，其中所述第一数据、所述第二数据及所述错误校正信息具有相同位数目。
36.根据权利要求31所述的方法，其中将所述第一数据存储于与所述第一半导体存储器单元中的第一地址相关联的第一存储器位置中，将所述第二数据存储于与所述第二半导体存储器单元中的第二地址相关联的第二存储器位置中，且其中所述第一及第二地址具有相同地址值。
37.根据权利要求31所述的方法，其中将所述第一数据存储于与所述第一半导体存储器单元中的第一地址相关联的第一存储器位置中，将所述第二数据存储于与所述第二半导体存储器单元中的第二地址相关联的第二存储器位置中，将所述错误校正信息存储于与第三半导体存储器单元中的第三地址相关联的第三存储器位置中，且其中第一、第二及第三地址具有相同地址值。
38.一种方法，其包括传送待存储于第一半导体存储器单元中的第一存储器位置中的数据；基于所述数据的值获得更新信息；及基于所述更新信息的值更新错误校正信息的值，将所述错误校正信息存储于第二半导体存储器单元中的第二存储器位置中。
39.根据权利要求38所述的方法，其进一步包括传送待存储于第三半导体存储器单元中的第三存储器位置中的额外数据；基于所述额外数据的值获得额外更新信息；及基于所述额外更新信息的值更新所述错误校正信息的所述值。
40.根据权利要求38所述的方法，其进一步包括传送待存储于第三半导体存储器单元中的第三存储器位置中的额外数据；基于所述额外数据的值获得额外更新信息；及基于所述额外更新信息的值更新额外错误校正信息的值，将所述额外错误校正信息存储于所述第一及第二半导体存储器单元中的一者中的第四存储器位置中。
41.根据权利要求38所述的方法，其中获得所述更新信息包含对所述数据的位及先前数据的位执行逻辑运算以获得所述更新信息的所述值，所述先前数据为在将所述数据存储于所述第一存储器位置中之前所述第一存储器位置中所存储的另一数据。
42.根据权利要求41所述的方法，其中执行逻辑运算包含对所述数据的所述位及所述先前数据的所述位执行逐位“异或”运算。
43.根据权利要求38所述的方法，其中更新所述错误校正信息的所述值包含对所述错误校正信息的位及所述更新信息的位执行逻辑运算。
44.根据权利要求43所述的方法，其中执行逻辑运算包含对所述错误校正信息的所述位及所述更新信息的所述位执行逐位“异或”运算。
45.根据权利要求38所述的方法，其中将所述第一存储器位置与所述第一半导体存储器单元中的第一地址相关联，将所述第二存储器位置与所述第二半导体存储器单元中的第二地址相关联，且其中所述第一及第二地址具有相同地址值。
46.一种方法，其包括接收指示第一半导体存储器单元中的第一存储器位置中所存储的第一数据中已出现错误的通知；检索第二半导体存储器单元中的第二位置中所存储的错误校正信息，所述错误校正信息具有部分地基于第三半导体存储器单元中的第三存储器位置中所存储的第二数据的值及在所述错误出现之前的所述第一数据的值的值；检索所述第二数据；及在检索到所述错误校正信息及所述第二数据之后恢复所述第一数据。
47.根据权利要求46所述的方法，其中依据对包含所述第一数据及所述第二数据的多个数据的位的逐位“异或”运算的结果形成所述错误校正信息，且其中恢复所述第一数据包含对所述错误校正信息的位及除所述第一数据的位以外的所述多个数据的每一数据的位执行逐位“异或”运算。
48.根据权利要求46所述的方法，其中将所述第一存储器位置与所述第一半导体存储器单元中的第一地址相关联，将所述第二存储器位置与所述第二半导体存储器单元中的第二地址相关联，将所述第三存储器位置与所述第三半导体存储器单元中的第三地址相关联，且所述第一、第二及第三地址具有相同地址值。
49.根据权利要求46所述的方法，其进一步包括接收指示所述第二半导体存储器单元中的第四存储器位置中所存储的第三数据中已出现错误的通知；检索所述第一半导体存储器单元中的第五存储器位置中所存储的额外错误校正信息， 所述额外错误校正信息具有部分地基于所述第三半导体存储器单元中的第六存储器位置中所存储的第四数据的值及在于所述第三数据中出现所述错误之前的所述第三数据的值的值；及检索所述第四数据；及在检索到所述额外错误校正信息及所述第四数据之后恢复所述第三数据。
50.根据权利要求49所述的方法，其中依据对包含所述第三数据及所述第四数据的额外多个数据的位的逐位“异或”运算的结果形成所述额外错误校正信息，且其中恢复所述第三数据包含对所述额外错误校正信息的位及除所述第三数据的位以外的所述额外多个数据的每一数据的位执行逐位“异或”运算。
51.根据权利要求49所述的方法，其中将所述第四存储器位置与所述第二半导体存储器单元中的第四地址相关联，将所述第五存储器位置与所述第一半导体存储器单元中的第五地址相关联，将所述第六存储器位置与第三半导体存储器单元中的第六地址相关联，且所述第四、第五及第六地址具有相同地址值。
52.一种方法，其包括传送待存储于第一半导体存储器单元中的第一存储器位置中的第一数据；计算所述第一数据的值与先前第一数据的值之间的第一值差，所述先前第一数据为在将所述第一数据存储于所述第一存储器位置中之前所述第一存储器位置中所存储的数据；基于所述第一值差更新第二半导体存储器单元中的第二存储器位置中所存储的错误校正信息的值以产生第一经更新错误校正信息的值；传送待存储于第三半导体存储器单元中的第三存储器位置中的第二数据； 计算所述第二数据的值与先前第二数据的值之间的第二值差，所述先前第二数据为在将所述第二数据存储于所述第三存储器位置中之前所述第三存储器位置中所存储的数据； 及基于所述第二值差更新所述第一经更新错误校正信息的所述值以产生第二经更新错误校正信息。
53.根据权利要求52所述的方法，其中更新所述错误校正信息的所述值包含将所述第一值差与所述错误校正信息的所述值相加。
54.根据权利要求53所述的方法，其中更新所述第一经更新错误校正信息的所述值包含将所述第二值差与所述第一经更新错误校正信息的所述值相加。
55.根据权利要求M所述的方法，其中将所述第一存储器位置与所述第一半导体存储器单元中的第一地址相关联，将所述第二存储器位置与所述第二半导体存储器单元中的第二地址相关联，将所述第三存储器位置与所述第三半导体存储器单元中的第三地址相关联，且所述第一、第二及第三地址具有相同地址值。
56.根据权利要求52所述的方法，其进一步包括在所述第一数据中出现错误的情况下检索所述第二经更新错误校正信息； 检索所述第二数据；及在检索到所述第二经更新错误校正信息及第二数据之后恢复所述第一数据。
57.根据权利要求56所述的方法，其进一步包括在所述第二数据中出现错误的情况下检索所述第二经更新错误校正信息； 检索所述第一数据；及在检索到所述第二经更新错误校正信息及第一数据之后恢复所述第二数据。
58.根据权利要求52所述的方法，其进一步包括传送待存储于所述第二半导体存储器单元中的第四存储器位置中的第三数据； 计算所述第三数据的值与先前第三数据的值之间的第三值差，所述先前第三数据为在将所述第三数据存储于所述第四存储器位置中之前所述第四存储器位置中所存储的数据； 及基于所述第三值差更新所述第一半导体存储器单元中所存储的额外错误校正信息的值。
全文摘要
各种实施例包含将数据存储于第一半导体存储器单元中且将错误校正信息存储于第二半导体存储器单元中以恢复所述数据的设备及方法。所述错误校正信息具有等于至少所述第一存储器单元中所存储的所述数据的值的值。
文档编号G11C29/26GK102227779SQ200980147989
公开日2011年10月26日 申请日期2009年10月28日 优先权日2008年10月28日
发明者戴维·R·雷斯尼克 申请人:美光科技公司