专利名称：一种双端sram单元的制作方法
技术领域：
本发明涉及集成电路技术领域，尤其涉及一种可有效降低芯片面积的双端SRAM单元。
背景技术：
由于数字集成电路的功能越来越复杂，规模越来越大，片上集成的存储器已成为 数字系统中非常重要的组成部分。嵌入式静态随机存取存储器(StaticRandom Access Memory, SRAM)以其低功耗、高速的优点而成为片上存储器中不可或缺的重要组成部分。 SRAM只要为其供电即可保存数据，无需不断对其进行刷新。SRAM整体结构可以划分为存储体阵列与外围电路两部分。其中，存储体阵列由预 充电电路和存储单元阵列组成；外围电路由行列地址译码器、读写控制单元、输入数据处理 单元以及灵敏放大器组成，它们分别实现对存储单元寻址、数据写入、读出等操作。在SRAM 中，存储单元是其最基本、最重要的组成部分，SRAM单元一般为快速从其读出和向其写入的 位提供存储器存储，SRAM单元的面积占据了整个集成电路芯片面积的大部分。SRAM单元的 性能，包括读取速度、功耗和面积对整个数字电路的性能有着决定性的影响。单元面积和单元稳定性是SRAM设计的两个重要方面。单元面积在很大程度上决 定了存储器芯片的尺寸；单元稳定性决定了存储器的数据可靠性，这里所述的稳定性包括 读取稳定性和写入稳定性。SRAM的主流单元为六晶体管单元(6T)，其构成可以是全CMOS平面结构，也可以是 叠层式三维结构。请参考图1，图1是现有技术中6T SRAM单元的结构示意图，如图1所示，所述6T SRAM单元100包括两个相同且交叉耦合的反相器102和104，反相器102和104形 成锁存电路，如一个反相器的输出与另一个反相器的输入相连。该锁存电路连接在电源和 地之间。每个反相器102或反相器104都包含NMOS下拉晶体管附或N2，和PMOS上拉晶 体管Pl或P2。该反相器的输出作为两个存储节点Ql和Q2，当下拉一个存储节点至低电压 时，则另一个存储节点被上拉至高电压。互补位线对BL和分别通过一对传输门晶体管 N3和N4耦合至存储节点对Ql和Q2上。通常字线WL与该传输门晶体管N3和N4的栅极相 连。当将字线电压切换到系统高电压或Vdd时，传输门晶体管N3和N4被开启以允许分别 通过位线对BL和gl对存储节点Ql和Q2进行存取。当字线电压切换到系统低电压或Vss 时，传输门晶体管Ν3和Ν4被关闭，存储节点Ql和Q2与位线基本隔离，但是仍然会有一些 泄露发生。不过只要维持Vdd在门限值之上，存储节点Ql和Q2的状态就能够一直维持。然而，现有的6Τ SRAM单元为单端元件，即6Τ SRAM单元进行读取和写入操作时都 通过传输门晶体管Ν3和Ν4进行，从而导致在同一时序中，现有的6Τ SRAM单元只能进行读 取或写入操作，不能同时进行该两项操作，使得6TSRAM单元的读取速度较慢。为了提高SRAM单元的读取速度，双端SRAM单元应运而生，请参考图2，图2为现有 的双端8Τ SRAM单元的结构示意图，如图2所示，现有的双端8TSRAM单元200在6Τ SRAM单 元100的基础上增加了一对传输门晶体管Ν5和Ν6。从而，第一对传输门晶体管Ν3和Ν4作为读取用传输门，第二对传输门晶体管N5和N6作为写入用传输门。互补位线对BL1和Si； 通过第一对传输门晶体管N3和N4耦合至存储节点对Ql和Q2上，互补位线对BL2和 Γ；通 过第二对传输门晶体管Ν5和Ν6耦合至存储节点对Ql和Q2上。第一字线WLl与第一对传 输门晶体管Ν3和Ν4的栅极相连，第二字线WL2与第二对传输门晶体管Ν5和Ν6的栅极相 连。通过这一改进之后，在同一时序内，双端8Τ SRAM单元可通过第一对传输门晶体管Ν3 和Ν4进行读取操作，并同时通过第二对传输门晶体管Ν5和Ν6进行写入操作，从而大大提 高了 SRAM单元的读取速度。然而，为了保证读取操作的可靠性，即保证存储节点Ql和Q2状态的稳定性，现有的双端8Τ SRAM单元中的NMOS下拉晶体管附和Ν2的宽度要很大，保证NMOS下拉晶体管 Nl和Ν2的漏电流足够大，从而更易保持存储状态，使得存储器性能的稳定性得到提高。但 是这样将导致双端8Τ SRAM单元的面积增大，不利于集成电路集成度的提高。因此，在保证SRAM单元的读取速度与稳定性的前提下，如何减小SRAM单元的面积 已成为业界亟待解决的技术问题。
发明内容
本发明的目的在于提供一种双端SRAM单元，以解决现有的双端8Τ SRAM单元的面 积太大，不利于提高集成电路集成度的问题。为解决上述问题，本发明提出一种双端SRAM单元，该双端SRAM单元包括CMOS反相器，所述CMOS反相器连接在正电源电压和电源地之间；第一PMOS晶体管，所述第一PMOS晶体管的源极接正电源电压，其栅极与所述CMOS 反相器的输出端相连，其漏极与所述CMOS反相器的输入端相连；第一电阻，所述第一电阻的一端与所述第一 PMOS晶体管的漏极相连，其另一端接 电源地；第一传输晶体管，所述第一传输晶体管的源极/漏极与所述第一 PMOS晶体管的漏 极相连，其漏极/源极与第一位线相连，其栅极与第一字线相连；以及第二传输晶体管，所述第二传输晶体管的源极/漏极与所述CMOS反相器的输出端 相连，其漏极/源极与第二位线相连，其栅极与第二字线相连。可选的，所述第一传输晶体管为NMOS晶体管。可选的，所述第二传输晶体管为NMOS晶体管。可选的，所述第一位线为写入位线，所述第一字线为写入字线。可选的，所述第二位线为读取位线，所述第二字线为读取字线。可选的，所述第一传输晶体管导通后的阻值为第二电阻，所述第一传输晶体管关 闭后的阻值为第三电阻，所述第一电阻比所述第二电阻大2至3个数量级，且比所述第三电 阻小2至3个数量级。本发明由于采用了上述的技术方案，使之与现有技术相比，具有以下的优点和积 极效果1、与传统的6T SRAM单元相比，本发明提供的双端SRAM单元为读写分开的双端结 构，从而避免了读取干扰；2、与传统的8T SRAM单元相比，本发明提供的双端SRAM单元的晶体管数量少，节约了 SRAM单元的面积，并且本发明采用第一电阻代替下拉晶体管，从而进一步节约了面 积。
图1为现有技术中6T SRAM单元的结构示意图；图2为现有的双端8T SRAM单元的结构示意图；图3为本发明实施例提供的双端SRAM单元的结构示意图。
具体实施例方式以下结合附图和具体实施例对本发明提出的双端SRAM单元作进一步详细说明。 根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常 简化的形式且均使用非精准的比率，仅用以方便、明晰地辅助说明本发明实施例的目的。本发明的核心思想在于，提供一种双端SRAM单元，所述双端SRAM单元包括CMOS 反相器、与所述CMOS反相器相连的第一 PMOS晶体管、与所述第一 PMOS晶体管相连的第一 电阻、与所述第一 PMOS晶体管相连的第一传输晶体管以及与所述CMOS反相器相连的第二 传输晶体管，所述第一传输晶体管作为写入操作传输晶体管，所述第二传输晶体管作为读 取操作传输晶体管，由于本发明提供的双端SRAM单元仅包含5个晶体管，因而大大节约了 双端SRAM单元的面积。请参考图3，图3为本发明实施例提供的双端SRAM单元的结构示意图，如图3所 示，该双端SRAM单元300包括CMOS反相器301，所述CMOS反相器301连接在正电源电压Vdd和电源地Vss之 间；第一 PMOS晶体管Ml，所述第一 PMOS晶体管Ml的源极接正电源电压Vdd，其栅极 与所述CMOS反相器301的输出端相连，其漏极与所述CMOS反相器301的输入端相连；第一电阻Rl，所述第一电阻Rl的一端与所述第一 PMOS晶体管Ml的漏极相连，其 另一端接电源地Vss;第一传输晶体管M3，所述第一传输晶体管M3的源极与所述第一 PMOS晶体管Ml的 漏极相连，其漏极与第一位线WBL相连，其栅极与第一字线WffL相连；以及第二传输晶体管M5，所述第二传输晶体管M5的源极与所述CMOS反相器301的输 出端相连，其漏极与第二位线RBL相连，其栅极与第二字线RWL相连。其中，所述CMOS反相器301包括第二 PMOS晶体管M2及第四NMOS晶体管M4 ；所 述第一 PMOS晶体管Ml的漏极作为该双端SRAM单元300的第一存储节点A，所述CMOS反相 器301的输出端作为该双端SRAM单元300的第二存储节点B。进一步地，所述第一传输晶体管M3为NMOS晶体管，所述第二传输晶体管M5为 NMOS晶体管。进一步地，所述第一位线WBL为写入位线，所述第一字线WffL为写入字线。进一步地，所述第二位线RBL为读取位线，所述第二字线RWL为读取字线。进一步地，所述第一传输晶体管M3导通后的阻值为第二电阻，所述第一传输晶体管M3关闭后的阻值为第三电阻，所述第一电阻Rl比所述第二电阻大2至3个数量级，且比所述第三电阻小2至3个数量级。在本发明的一个具体实施例中，所述第一传输晶体管M3的源极与所述第一 PMOS 晶体管Ml的漏极相连，其漏极与第一位线WBL相连，然而应该认识到，由于源极与漏极的可 换性，还可以为所述第一传输晶体管M3的漏极与所述第一 PMOS晶体管Ml的漏极相连，其 源极与第一位线WBL相连。在本发明的一个具体实施例中，所述第二传输晶体管M5的源极与所述CMOS反相 器301的输出端相连，其漏极与第二位线RBL相连，然而应该认识到，由于源极与漏极的可 换性，还可以为所述第二传输晶体管M5的漏极与所述CMOS反相器301的输出端相连，其源 极与第二位线RBL相连。本发明实施例提供的双端SRAM单元300的工作原理为利用所述第二传输晶体管M5及所述第四NMOS晶体管M4实现读取操作，并且当所 述第二位线RBL及所述第二字线RWL为逻辑高电平时，所述第二存储节点B的存储信号通 过所述第二传输晶体管M5读出；利用所述第一传输晶体管M3、第一 PMOS晶体管Ml以及第一电阻Rl实现写入操 作，并且当写入信号“0”时，只需使所述第一字线WffL为逻辑高电平，同时所述第一位线WBL 为逻辑低电平即可；当写入信号“1”时，只需使所述第一字线WWL为逻辑高电平，同时所述 第一位线WBL为逻辑高电平即可；在开启状态下，由于所述第一传输晶体管M3比所述第一 PMOS晶体管Ml强很多，也就是说所述第一传输晶体管M3的导通电阻要比所述第一 PMOS晶 体管Ml的导通电阻小很多，所以信号“0”很容易写入到存储节点A ；同时，在所述第一传输 晶体管M3开启状态下，其导通电阻要比所述第一电阻Rl的阻值低几个数量级，通常是2 3个数量级，所以信号“1”很容易写入到存储节点A ；并且，只需使所述第一字线WffL及所述第一位线WBL为逻辑低电平，所述第二位线 RBL及所述第二字线RWL为逻辑高电平即可实现待机状态。综上所述，本发明提供了一种双端SRAM单元，所述双端SRAM单元包括CMOS反相 器、与所述CMOS反相器相连的第一 PMOS晶体管、与所述第一 PMOS晶体管相连的第一电阻、 与所述第一 PMOS晶体管相连的第一传输晶体管以及与所述CMOS反相器相连的第二传输 晶体管，所述第一传输晶体管作为写入操作传输晶体管，所述第二传输晶体管作为读取操 作传输晶体管，由于本发明提供的双端SRAM单元仅包含5个晶体管，因而大大节约了双端 SRAM单元的面积。显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神 和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之 内，则本发明也意图包含这些改动和变型在内。
权利要求
一种双端SRAM单元，其特征在于，包括CMOS反相器，所述CMOS反相器连接在正电源电压和电源地之间；第一PMOS晶体管，所述第一PMOS晶体管的源极接正电源电压，其栅极与所述CMOS反相器的输出端相连，其漏极与所述CMOS反相器的输入端相连；第一电阻，所述第一电阻的一端与所述第一PMOS晶体管的漏极相连，其另一端接电源地；第一传输晶体管，所述第一传输晶体管的源极/漏极与所述第一PMOS晶体管的漏极相连，其漏极/源极与第一位线相连，其栅极与第一字线相连；以及第二传输晶体管，所述第二传输晶体管的源极/漏极与所述CMOS反相器的输出端相连，其漏极/源极与第二位线相连，其栅极与第二字线相连。
2.如权利要求1所述的双端SRAM单元，其特征在于，所述第一传输晶体管为NMOS晶体管。
3.如权利要求1所述的双端SRAM单元，其特征在于，所述第二传输晶体管为匪OS晶体管。
4.如权利要求1所述的双端SRAM单元，其特征在于，所述第一位线为写入位线，所述第一字线为写入字线。
5.如权利要求1所述的双端SRAM单元，其特征在于，所述第二位线为读取位线，所述第二字线为读取字线。
6.如权利要求1所述的双端SRAM单元，其特征在于，所述第一传输晶体管导通后的阻 值为第二电阻，所述第一传输晶体管关闭后的阻值为第三电阻，所述第一电阻比所述第二 电阻大2至3个数量级，且比所述第三电阻小2至3个数量级。
全文摘要
本发明公开了一种双端SRAM单元，该SRAM单元包括CMOS反相器、与所述CMOS反相器相连的第一PMOS晶体管、与所述第一PMOS晶体管相连的第一电阻、与所述第一PMOS晶体管相连的第一传输晶体管及与所述CMOS反相器相连的第二传输晶体管，所述第一传输晶体管为写入操作传输晶体管，所述第二传输晶体管为读取操作传输晶体管，本发明提供的双端SRAM单元仅包含5个晶体管，因而大大节约了双端SRAM单元的面积，并且所述第一电阻的阻值比导通状态下的第一PMOS晶体管的阻值和第一传输晶体管的阻值大几个数量级，比关闭状态下的第一PMOS晶体管的阻值和第一传输晶体管的阻值小几个数量级，从而使得写“0”和写“1”操作都能顺利进行。
文档编号G11C11/413GK101840728SQ20101018738
公开日2010年9月22日 申请日期2010年5月28日 优先权日2010年5月28日
发明者胡剑 申请人:上海宏力半导体制造有限公司