专利名称：：具有自动时序调整功能的集成电路及时序调整方法
技术领域：
：本发明是有关于半导体，且特别是有关于一种在半导体装置的具有自动时序调整功能的集成电路及时序调整方法。
背景技术：
：集成电路存储器技术持续朝向越来越小的体积发展。尽管金属氧化物半导体(metal-oxide-semiconductor，M0S,例如PMOS、NMOS,CMOS)存储器内的通道长度(channel-length)与栅氧化层宽度(gate-oxidethickness)的减少可用以改善有关如读/写速度的存储器性能，但这类的设计改变常常会导致制造程序变化的灵敏度增加，且导致在外部电源电压与温度中的变化更为灵敏。集成电路存储器中的数据必须在相对短的时间内读出。在例如手机与数字多功能光盘(digitalversatiledisk，DVD)播放器的应用上，读取速度是关键的。为了使得在这些上下文中的使用可以被接受，现有技术存在一需求，以在预定范围内可靠地控制集成电路存储器的读取速度时序。进一步来说，甚至在外电压变化、温度变化与工艺变化的存在下，仍存在用以保持在预定范围内的读取速度的需求，而任何一个上述变化均可能被引入到大量半导体装置生产的环境中。
发明内容本发明通过提供集成电路的制造的自动内部调整校正方法来满足这些需求，以补偿制造程序中的变化。调整集成电路中的时序的方法的实施包括施加一参考信号至集成电路，并比较参考信号与集成电路所产生的内部信号。上述实施更包括根据一比较结果，执行自动调整来调整内部信号。根据上述方法的实施，上述调整包括调整集成电路的至少一内部参数。在上述方法的另一实施中，内部信号的调整包括为了改变控制频率信号的频率的电阻值，烧断内部熔丝(blowinginternalfuse)，从而改变电阻结构。在上述方法的又一实施中，内部信号的调整包括为了改变控制内部电源电压的电阻值，烧断内部熔丝，从而改变电阻结构。上述方法的另一实施在参考信号施加后执行自动调整，并且根据自动调整结果来储存集成电路结构。根据比较结果，集成电路可以是合格(passed)或是故障(failed)。虽然为了文法条理顺畅(grammaticalfluidity)的缘故，装置与方法已经或是将被以功能性说明(functionalexplanation)描述，但是应可明确了解，除非在美国专利法35U.S.C112下明确组成的权利要求范围不会被“手段(means)”或“步骤(steps)”限制的句法结构解释为必然限制于任一方式(way)中，而是在等价物的司法原理(judicialdoctrine)下符合通过权利要求范围所提供的定义的意义(meaning)与同值物(equivalent)的全部范围，并且于35U.S.C112下明确组成的权利要求范围的例子中在35U.S.C112下符合所有法定的等价物。于此描述的任一特征或是多个特征的结合均包含在本发明的范围中，而且从上下文、说明书所描述以及熟悉该项技术者的知识可明显获知上述特征的结合并不互相矛盾。另外，任一特征或是多个特征的组合可以明确地从本发明的任一实施例排除。描述本发明的明确地观点、优点新的优点以概述本发明的目的。当然，应该了解并不需要将所有上述的概念、优点或特征在本发明任一特定实施例中实施。本发明的额外的优点及观点在下列详细描述及下列申请范围中是显而易见的。图1绘示自动内部调整校正方法的实施的流程图。图2绘示参考信号与集成电路的内部信号的时序图。图3A绘示自动调整可以出现在集成电路中的各种情况的表。图3B是图3A的表的图解说明。图4是自动校正集成电路的装置的方块图。主要元件符号说明100175:步骤200:WE信号205:SARD信号210、220、230、240:WE信号的脉冲251脉冲220的上升缘225=SARD信号205的脉冲256脉冲225的落下降缘255:延迟Tsaed257=Tsaed255的特定最大值300芯片部分305界面控制区块335:内部时序电路345时序结果组合与分类芯片电路355自动内部时序调整电路360自动储存组态电路365熔丝信息存储器366读取熔丝信息区块370输出芯片状态与信息电路375合格/故障芯片区块具体实施例方式现将详细参看本发明的较佳实施例，在随附图式中说明其实例。在任何可能的情况下，图式与说明中使用相同或相似的标号代表相同或相似部分。需要注意的是，图式是以简化形式且未按精确刻度来绘制的。也就是说，这些图式意指是本发明各观点的实施的实例，并且根据某些但并非全部的实施例，这些图式是按比例来绘制的。虽然，根据某些实施，这些图式中所描绘的结构是按比例来绘制的，但在其它实施中，相同结构并非如此。在本发明的某些观点中，图式与描述中使用相同参考标示数字是意指涉及相似或类似的元件及元素，但不需要是相同的元件及元素。根据另一观点，图式与描述中使用相同参考指针数字是意指理解成涉及相同或实质上相同及/或功能性相同的元件及元素。在本文的揭露中，为了方便及清楚说明的目的，会使用一些方向性用语，例如顶部、底部、左、右、上、下、上方、上面、下面、接近、后面及前面，以说明相关的图式，但是在任一方式中这类方向性用语并不用以限制本发明的范围。虽然在此所揭露的涉及某些说明实施例，必须知道这些实施例是经由实例来描述，并不用以限制本发明。下列理解成涵盖所有修饰的详细说明虽然只讨论一些示范性的实施例，但真正的意图在于，包含由权利要求范围所定义在不脱离本发明的精神和范围内的等同的实施例。应了解及意识到在此所描述的处理步骤及结构并未涵盖所揭露结构的制造的完整处理流程。本发明可在此
技术领域：
中常用的技术和各种集成电路的制造进行整合中实施，并且只有一些一般实施工艺步骤是必须提出来，以更容易了解本发明。本发明可应用在一般半导体装置与工艺的领域中。然而，为了说明目的，下列描述是有关于本导体存储器的制造中的自动内部调整的方法。在高密度与高速度存储器系统中，需要考虑电阻、电容、工艺变化与电源电压变化。在大量生产环境中，电阻-电容(resistance-capacitance，RC)时间常数的变化可能导致系统功能(例如读取/写入)故障。这类的故障会导致相对低良率以及伴随增加的生产成本。现有技术的方法需要对每一集成电路(例如芯片)进行分析，接着以一次一芯片(chip-by-chip)快速或缓慢的进行调整。而个别分析与调整会增加测试时间与测试成本。在此描述的方法可以补偿集成电路中的工艺变化以及电源电压变化。当读取速度时序超出预定范围时，上述方法可以自动地设定时序，以符合预定目标。更具体的参照图式，图1是根据本发明所绘示的自动内部调整校正的实施的流程图。上述方法可实施自动地调整集成电路的一个或多个内部参数，而该集成电路是制造成具有自动调整性能。也就是说，例如根据图1所示的实施以及集成电路(对照图4)的示范实施，而基于上述某些测量，可以改变集成电路中的多个参数值。举例来说，为了改变串联电阻或并联电阻的结构，内部熔丝可被烧断以增加或减少可控制频率信号的频率的电阻值。在另一例中，内部电源电压可以相似的方式来调整。在集成电路中的这类参数调整的方法的例子是熟习此项技术者应该了解的。图1的实施于步骤100开始，并于步骤105中，进行初始集成电路，其中集成电路可以是芯片(chip)。举例来说，如下面图4所描绘集成电路的例子，集成电路一旦接收电源开启复位信号便可以进行初始，其中电源开启复位信号可以使得集成电路进入一已知的状态。在步骤110，可以施加芯片选择信号(例如触发)，并且测试器可以提供一信号到集成电路，可使得集成电路进入一状态，让自动内部调整被致能。在步骤115中，外部参考信号(定义如图4中的TO信号200)被施加(例如经由测试器触发)。根据WE信号200(图4)，可以产生芯片的内部信号。在目前的例子中，产生了TGRC信号325、TGRW信号330与SARD信号205。TGRC信号325可以作用成从WE信号200得到的内部参考信号，以及SARD信号205可以基于上述TGRC信号325并考虑与芯片中内部调整状态有关的熔丝信息，经由内部时序电路来产生。根据一代表性的实施例，外部参考信号TO200可以包括一序列的脉冲(多个脉冲6的序列)，而序列中的每一脉冲所具有的工作周期大于前一脉冲所具有的工作周期。指数η可以对应到外部参考信号WE200中的个别脉冲，而在步骤125中，指数η的初始值为‘1’。根据一操作的示范模式，TGRC信号325可以是内部芯片控制信号，用以同步多个内部参考信号。这些内部参考信号可以控制各种不同电路特征，例如编程时间(programtime)、频率工作周期(frequencydutycycle)、读取速度等。具体来说，TGRC信号325可以触发对于系统(例如芯片)的操作是关键的读取速度时序参考信号，例如SARD信号205。若读取速度值落在容许的操作范围外，数据读取操作可以被预期成故障及/或产生不正确的数据值，其可以说明例如SARD信号205的信号的关键性。如参照下述图4的进一步描述，TGRff信号330可以根据使用者选择外部测试器的输入垫来产生。SARD信号205可以被视为成内部产生，并且对于例如制造程序变化和温度以及在一些可以包括内部电源电压变化的其它因素的例子来说是灵敏的。在步骤130中，根据SARD信号205来取样TO信号200，从而产生可储存的取样WEn。在步骤135中，指数η可以与η的最大值(例如N)进行比较。N的范围从大约3到大约10，而在一示范实施例中，其范围从3到5。若η没有大于N，进行步骤140，则η递增。若η大于N，此方法接着到步骤145，而在步骤145中，判断在步骤130中被测量并储存的{WEn，η=1，2，...，N}值是否可使得芯片合格。步骤145中的判断可以利用图2与图3所示的计算方法。如图2所示，TO信号200与SARD信号205各自包括一序列的脉冲，其中WE信号200的脉冲(例如脉冲210、220、230与240)显示其工作周期会随着每一脉冲而增加。根据一实施例，可以测量到与SARD信号205相关的延迟TSARD255，而TSARD255的值例如可以从脉冲220的上升缘251到SARD信号205的脉冲225的下降缘256来测量。图2所示的信号的说明总结于图3中，其包括绘示芯片中可能会发生自动调整的各种情况的表(图3A)。上述表列举出在SARD信号205的下降缘所取样并闩锁的WE信号200的值{WEn，η=1，2，...，N}。上述取样值可以构成一序列的WE信号200的取样结果。与特定集成电路相关于的取样形成与图3Α表的其中一列相对应的模式(pattern)。表中各项目的一个解释是，SARD信号205的第η个脉冲的下降缘取样第η个TO脉冲(η=1，2，...，N)的第一值(例如‘1’)或第二值(例如‘0’)。表项目(tableentries)的列可以依据上述{WEn，η=1,2,...,N}的观察值来分类成如“太慢”、“目标”或“太快”。举例来说，当N=5时，具有第一类型(例如00001或00011)的表项目(亦即模式)的芯片可以被分类到第一分类(例如“太慢”)；具有第二类型(例如00111)的表项目(亦即模式)的芯片可以被分类到第二分类(例如“目标”，亦即在内部信号目标范围内)；第三类型(例如01111或11111)的表项目(亦即模式)的芯片可以被分类到第三分类(例如“太快”)。图3Α的表的图解绘示于图3Β，其显示Tsakd255的值是落在内部信号目标范围内，且因此可以对应到被分类成“目标”的图3Α中表项目。根据一实施例，Tspk257的值可以定义对应到Tsakd255的特定最大值，以使用于商业营销与销售的目的。继续参照图1，在步骤145中，开始于步骤120的回路的N次重复的结果可以使用以图3Α的表为例进行分析，并且具有在“目标”范围内的表项目的芯片可以在步骤150被判定为合格。若芯片具有在“太慢”或“太快”范围的表项目，接着可以判断在自动调整功能中是否剩下足够的调整来尝试另一个调整。若是，接着上述方法可以进入到步骤165，而在步骤165中，根据在步骤145所考虑的结果来执行自动内部调整。芯片的结果组态可以在步骤170中被储存，而上述方法可以接着进入到初始集成电路的步骤105。在步骤155中，若无法获得足够的自动调整调整，接着在步骤160中，集成电路会被分类成故障。在步骤150或步骤160之后，上述方法可以在步骤175中结束。上述所介绍的图4是集成电路(例如芯片)的一实施例的部分300的方块图，其可以支持图1所述的方法的实施。(下述所示的步骤是指图1的步骤数)。此说明的芯片部分300包括界面控制区块305，其适于接收芯片选择信号CEB310、参考信号TO200与自动调整致能信号320。上述所列举的信号可以经由测试装置(未绘示)来施加。芯片选择信号CEB310与自动调整致能信号320的施加可以实施步骤110。如步骤120的进一步的指示，界面控制区块305可以根据TO信号200来产生TGRC信号325与TGRW信号330的两个内部信号。部分300包括内部时序电路335与读取熔丝信息区块366。内部时序电路335从读取熔丝信息区块366接收熔丝信息，且进一步接收TGRC信号325(亦即参考时序信号)，并根据所接收的熔丝信息与TGRC信号325来产生SARD信号205(对照步骤120)。SARD信号205对于例如制造程序变化与温度来说是灵敏的。SARD信号205与TGRW信号330可以在时序结果组合与分类芯片电路345中被测量与比较，而时序结果组合与分类芯片电路345可以产生包括如图2所示的于SARD信号205的下降缘所取样与闩锁的WE信号200的一连串值的采集结果350。根据SARD信号205对TGRW信号330的测量可以对应到步骤130。在一典型的操作模式中，施加参考信号WE200(对照图1的步骤115)，并且可以产生与图3A的表中一列相对应的采集结果350。自动内部时序调整电路355可以接收采集结果350，并且若采集结果350形成在“目标”范围中的模式(对照步骤145)，可以将集成电路分类成合格(对照步骤150)，从而排除自动内部时序调整电路355中的自动内部调整的任一需求。若采集结果350没有在“目标”范围中，接着判断(对照步骤155)是否可以执行任一自动内部调整。若没有另外的自动内部调整可以执行，则自动内部时序调整电路355可以将集成电路分类成故障(对照步骤160)。除此之外，为了让采集结果朝向如图3A与3B所示的“TARGET”范围移动，自动内部时序调整电路355可以产生可调整内部时序电路335的采集参数(对照步骤165)。如此产生的采集参数可以传送到自动储存组态电路360，而自动储存组态电路360可以储存(亦即存放)采集参数(对照步骤170)在熔丝信息存储器365中。在芯片选择信号CEB310的控制下，读取熔丝信息区块366可以读取熔丝信息存储器365，从而致能内部时序电路来进行调整。虽然所述的操作是应用于单一集成电路，但是相似的概念也可应用于制造程序期间注入一芯片的大量集成电路上。自动内部时序调整电路355可以将自动内部时序调整电路355所产生的采集参数传送到输出芯片状态与信息电路370。芯片上的每一集成电路的状态可以经由输出芯片状态与信息电路370来监控，并可以传送到合格(pass)/故障(fail)芯片区块375。外部测试器可以利用合格/故障芯片区块375来监视芯片上个别集成电路的状态与性能。自动内部调整可以从而减少测试时间，并改善制造程序的晶圆分类及/或最后测试阶段的良率。综上所述，熟习此项技术者应了解本发明的方法可以促进半导体存储器装置的组成，且特别是具有自动内部调整功能的装置。上述诸实施例是经由实例所提供，但本发明不限于这些实例。熟习此项技术者根据如上所述，在没有彼此互斥的范围内，所揭露的实施例将会出现多种变化与修饰。另外，根据前述的揭露，其它组合、省略、替换与修饰对于熟习此项技术者来说是显而易见的。因此，本发明并不限于所揭露的实施例，而是经由涉及附加的权利要求范围来界定。虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属
技术领域：
中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视权利要求所界定的范围为准。权利要求一种调整集成电路的时序的方法，其特征在于，包括施加一参考信号至该集成电路；比较该参考信号与该集成电路所产生的一内部信号；以及根据一比较结果，执行自动调整来调整该内部信号。2.根据权利要求1所述的调整集成电路的时序的方法，其特征在于，该自动调整执行包括调整该集成电路的至少一内部参数。3.根据权利要求1所述的调整集成电路的时序的方法，其特征在于，该内部信号的调整包括烧断多个内部熔丝，以此改变一电阻结构，以改变控制一频率信号的一频率的一电阻值。4.根据权利要求1所述的调整集成电路的时序的方法，其特征在于，该内部信号的调整包括烧断多个内部熔丝，以此改变一电阻结构，以改变控制一内部电源电压的一电阻值。5.根据权利要求1所述的调整集成电路的时序的方法，其特征在于在施加该参考信号之后，执行该自动调整；以及根据该自动调整的结果，储存一集成电路组态。6.根据权利要求1所述的调整集成电路的时序的方法，其特征在于，更包括根据该比较结果判定一集成电路合格。7.根据权利要求1所述的调整集成电路的时序的方法，其特征在于，更包括根据该比较结果判定一集成电路故障。8.一种时序调整方法，其特征在于，包括施加一参考信号至一集成电路，其中该集成电路具有一自动内部调整功能；比较该参考信号与该集成电路所产生的一内部信号；以及根据一比较结果，调整该集成电路的至少一内部参数。9.根据权利要求8所述的时序调整方法，其特征在于，施加该参考信号包括施加一序列的多个脉冲，该序列中的各该脉冲所具有的一工作周期大于前一脉冲所具有的工作周期。10.根据权利要求9所述的时序调整方法，其特征在于，比较该参考信号与该集成电路所产生的该内部信号包括根据该内部信号，于多个瞬间取样该参考信号。11.根据权利要求10所述的时序调整方法，其特征在于，更包括该内部信号的多个脉冲的下降边缘对于该参考信号所取样的值储存为一序列的多个取样结果。12.根据权利要求11所述的时序调整方法，其特征在于，更包括当该序列的结果出现一第一模式类型时，分配一第一分类至集成电路的时序，当该序列的结果出现一第二模式类型时，分配一第二分类至集成电路的时序，以及当该序列的结果出现一第三模式类型时，分配一第三分类至集成电路的时序，以分类该集成电路的时序。13.根据权利要求12所述的时序调整方法，其特征在于，更包括当该第二分类被分配至该集成电路的时序时，分类该集成电路为合格。14.根据权利要求12所述的时序调整方法，其特征在于，更包括当第一分类与第三分类其中之一被分配至该集成电路的时序时，决定自动内部调整是否可行；当自动内部调整是可行时，执行自动内部调整；以及当第一分类与第三分类其中之一被分配至该集成电路的时序且当自动内部调整不可行时，将该集成电路分类为故障。15.一种具有自动时序调整功能的集成电路，其特征在于，包括一界面控制区块，接收一芯片选择信号、一外部参考信号与一自动调整致能信号，并根据该外部参考信号来产生一内部芯片控制信号与一内部参考信号；一内部时序电路与一读取熔丝信息区块，该内部时序电路用以从该读取熔丝信息区块接收熔丝信息，并根据该熔丝信息与该内部参考信号来产生一读取速度时序参考信号；以及一时序结果组合与分类芯片电路，接收该读取速度时序参考信号与该内部参考信号，并根据该读取速度时序参考信号来产生该外部参考信号的多个取样。16.根据权利要求15所述的具有自动时序调整功能的集成电路，其特征在于，该读取熔丝信息区块用以从一熔丝信息存储区块接收该熔丝信息。17.根据权利要求16所述的具有自动时序调整功能的集成电路，其特征在于，更包括一自动内部时序调整电路，其用以接收该外部参考信号的所述多个取样、产生所述多个取样的一分类以及根据该分类产生用以调整该内部时序电路的多个参数。18.根据权利要求17所述的具有自动时序调整功能的集成电路，其特征在于，该分类是由一第一分类、第二分类与第三分类所组成的群组的其中之一。19.根据权利要求18所述的具有自动时序调整功能的集成电路，其特征在于，更包括一自动储存组态电路，其用以接收多个参数并储存所述多个参数到该熔丝信息存储区块中，且当该分类是由该第一分类与该第三分类组成的群组的其中之一时，重新调整该内部时序电路以使得所述多个取样移动到该第二分类。全文摘要本发明公开了一种具有自动时序调整功能的集成电路及时序调整方法，该时序调整方法，可以补偿集成电路中的工艺变化与电源电压变化。当集成电路处于自动内部调整模式时，施加一参考信号，并且在施加预先定义的参考周期之后，集成电路时序会被调整到一预定目标范围。文档编号G11C7/04GK101930785SQ20101020626公开日2010年12月29日申请日期2010年6月13日优先权日2009年6月17日发明者洪俊雄,胡志廷,陈耕晖申请人:旺宏电子股份有限公司