专利名称：一种临界电压调降方法及程序化方法
技术领域：
本发明涉及多阶储存单元(multi-level cell, MLC)的非易失性快闪存储单元 (non-volatile flash memory cell)，尤指一种多阶储存单元场效晶体管式(fieldeffect transistor,FET)非易失性存储单元(non-volatile memory cell,NVM cell)的临界电压 (threshold voltage)调降方法。
背景技术：
电子可抹除可编程只读存储器(electrical-erasable-programmable read-onlymemory, EEPR0M)是一种具有非易失性存储器特性的半导体元件，可以被电性程 序化(programmed)及电性抹除(erased)。EEPROM NVM单元包含一个具有电荷储存材料 (charge storing material)的FET，该电荷储存材料用以改变FET的临界电压。一旦电力 切断时，上述非易失性存储器特性使得该装置可以继续保留储存信息，而该信息是以电荷 (charge)的形式储存于该储存材料中，如图IA及图2A所示。此外，目前业界采用许多种 EEPROM储存技术，如图IB 图IE及图2B 图2E所示。快闪EEI3ROM是一种NVM元件，在 一次程序化或抹除操作(program/erase operation)时，可以程序化或抹除大量的存储单兀。通过设定该NVM单元为一写入状态(programmed state)及重置(reset)该NVM 单元为一抹除状态(erased state)的方式，来将数据以二位格式(binaryformat)储存于 NVM单元。通常利用穿隧效应(tunneling)或热载子注入(hotcarrier injection)将电荷 储存于该储存材料的方式来完成程序化NVM单元的操作，而通常利用穿隧效应将电荷从该 储存材料中移除的方式来完成抹除NVM单元的操作。对于单阶(single-bit)储存的NVM单元，抹除状态及写入状态分别被指定为二位 码(binary code) “ 1”及“0”，反之亦可。NVM单元所储存的位信息以写入状态及抹除状态 的临界电压位阶(level)来表示。对于N阶储存的NVM单元，需要2N阶的临界电压位阶来 表示N位二位码的状态。例如，二位储存的存储单元需要四阶的临界电压位阶来表示一个 抹除状态及三个写入状态；四位储存的存储单元需要十六阶的临界电压位阶来表示一个抹 除状态及十五个写入状态，以下以此类推。MLC储存技术的目标是在单一 EEPROM单元(single EEPROM cell)中可以进行多 阶(multiple)临界电压的操作。取决于该储存材料中电荷的储存数量，来改变NVM单元的 临界电压。就多位储存(multi-bit storage)技术而言，正确电荷配置(charge placement) 与感应(sensing)的基本技术面对下列三项挑战。·精确的电荷配置若要正确地控制快闪存储器单元的程序化过程，需要详细了解 程序化的物理意义及施加于存储器单元的电压的掌控与时序。·精确的电荷感应MLC存储器的读取动作基本上相当于将储存于存储体单元的 模拟电荷转换为数字数据的一个模拟至数字转换动作，对存储器元件而言，是一种新概念。·稳定的电荷储存要达到数据保存的目标，储存电荷及泄漏率(Ieakagerate)(每天少于一个电子(electron))之间需维持稳定。通常通过注入某定量的热载子至该储存材料或将电荷穿隧至该储存材料方式， 将MLC程序化至一预期(desired)临界电压位阶。一存储器阵列(memoryarray)的 多个NVM单元在进行程序化的过程中，注入电荷的总数随着一特定目标临界电压位阶 (specific targeted threshold)的分布(distribution)范围而改变。而上述特定目标 临界电压位阶的分布由不同的物理机制(physical mechanism)所造成，例如程序化偏压 (programming voltage bias)的施压颤动(fluctuation)，及NVM单元在制造过程中的不 一致性(non-uniformity)。就一特定电压位阶而言，NVM单元的临界电压分布，对临界电压 位阶之间的可解析性(resolvability)产生一定程度的限制。为缩小临界电压分布范围， 在现有程序化MLC操作过程中，业界已提出一种下限(lower bound)临界电压的写入验证 (programming-verification)方法重复地写入及验证(verify)多个NVM单元的临界电 压，直到所有目标NVM单元的电压位阶都大于一特定临界电压位阶的下限临界电压。然而， 因为该特定临界电压位阶没有上限(high bound)临界电压限制的缘故，对该特定临界电压 位阶过度程序化的存储单元，其电压可能会超过邻近较高临界电压位阶的下限临界电压， 而导致储存位信息的读取错误(misreading)。为避免MLC操作过程中的读取错误，临界电 压位阶之间的间距(s印aration)必须增加，然而，当间距增加到一定程度后会导致在一有 效临界电压范围中临界电压位阶阶数的减少。为了划分为更多临界电压位阶且达到读取可解析性以在单一存储单元中储存更 多位，设定一上限临界电压以限制过度程序化(over-programmed)的NVM单元的临界电压。 图3显示的是4位多阶储存单元操作G-bit MLCoperation)的一个例子，对一特定临界电 压位阶，将NVM单元的临界电压均调整在其上限临界电压及下限临界电压的电压带(band) 范围内。图3中，LpHi分别表示下限临界电压及上限临界电压，而Si (i = 0，...，14)表示 施加于NVM栅极的电压，用以探测(probing)十六个临界电压位阶。该发明所属技术领域 中具有通常知识者已知的是，当施加于一 NVM单元栅极(gate)的电压超过其临界电压时， 该NVM单元会导通(on)。如图3所示，该NVM单元的临界电压位在电压位阶i的电压带范 围内，当施加于栅极的电压从S"变成Si时，该NVM单元将从截止(off)状态转变为导通 (on)状态。因此，NVM单元截止至导通的过渡时期(transition)可作为以四个数字位表示 的储存数据的数字特征(digital signature) (24 = 16个可区分的临界电压带)。一般是利用对NVM单元进行一些现有的程序化及调降方法，来达到程序化NVM单 元及调降NVM临界电压至位阶i的临界电压带的目的。一般现有的程序化方法，无论是穿 隧效应或热载子注入，皆倾向于通过增加程序化脉冲(programming pulse shots)的数目 来增加NVM单元的临界电压。临界电压的增加量会随着脉冲数目的增加而越来越小。对下 限临界电压调整而言，现有的程序化方法已足够。然而，因为过度程序化的NVM单元需要被 调降至特定位阶i的临界电压带范围内，临界电压每次的减少量必须小于位阶i的临界电 压带宽度，避免过度调降NVM的临界电压而导致NVM的临界电压低于该临界电压带的下界 限。从储存材料中移除储存电荷可达到降低已程序化(Programmed)NVM单元的临界 电压的目的，现有移除储存电荷的方法为穿隧释放储存电荷或注入相反电荷的热载子。但 是，上述现有方法会降低已程序化NVM单元的临界电压，而过度远离写入状态。通常，在进行数次现有抹除操作后，临界电压会回到抹除状态。现有移除电荷的方法无法利用足够小 的临界电压减少量来调降已程序化NVM单元的临界电压。在以下说明书中，将介绍本发明 临界电压调降方法，利用极少的临界电压减少量来降低已程序化NVM单元的临界电压。临 界电压减少量可以调整至非常小，保证已程序化MLC NVM单元的临界电压一定会落在一特 定位阶所预期的临界电压带范围内。
发明内容
本发明的目的之一是提出一种临界电压调降方法，应用于多阶储存单元场效晶体 管式非易失性存储单元。利用本发明的临界电压调降方法将临界电压调降至上限临界电 压以下、及利用现有程序化方法将临界电压调升至下限临界电压以上，NVM单元的储存材料 中的电荷配置可以精确地控制在一特定电荷状态的小范围内，进而达到较高数字储存密度 (单位位/存储器单元(multi-bits/cell))。现有FET NVM单元包含第一导电型(conductivity type)的一基体(body)端、 第二导电型(该第二导电型相反于该第一导电型)的一源极(source)端及一漏极(drain) 端、具电性隔离(isolated)及电荷保存(retention)特性的一电荷储存材料、及一控制栅 极(control gate)端，该控制栅极端被电性隔离开该电荷储存材料，同时被构建为电性耦 合至该电荷储存材料。本发明临界电压调降方法，应用于以N型场效晶体管(NFET)为主的EEPR0M，上述 EEPROM的电荷储存材料中储存电子，该方法包含以下步骤1.对该控制栅极端及该基体端，分别施加二个负偏压(negative voltagebias) Vgneg 及 Vbneg02.在一段时间区间Tpuls内，对该漏极端施加一具正电压振幅的电压脉冲Vdp。s(请 参考图5A)。或者，1.对该漏极端及该基体端，分别施加一正偏压Vdp。s及一负偏压VbMg。2.在一段时间区间Tpuls内，对该控制栅极端施加一具负电压振幅的电压脉冲 Vgneg (请参考图5B)。本发明临界电压调降方法，应用于以P型场效晶体管(PFET)为主的EEPR0M，上述 EEPROM的电荷储存材料中储存电洞(hole)，该方法包含以下步骤1.对该控制栅极端及该基体端，分别施加二个正偏压Vgp。s及Vbp。s。2.在一段时间区间Tpuls内，对该漏极端施加一具负电压振幅的电压脉冲Vdmg (请 参考图6A)。或者，1.对该漏极端及该基体端，分别施加一负偏压Vdneg及一正偏压Vbp。s。2.在一段时间区间Tpuls内，对该控制栅极端施加一具正电压振幅的电压脉冲 Vdp。s (请参考图6B)。根据以下三个步骤，决定控制栅极电压量Vg、漏极电压量Vd及基体电压量Vb 1.将NVM单元程序化至最高临界电压位阶。亦即，对NFET而言，多数的电子存于 储存材料中；而对PFET而言，多数的电洞存于储存材料中。
2.对于一已知漏极电压的极性相反于控制栅极电压及基体电压，基体电压大小随 着一选定的控制栅极电压大小而调整，致使基体与漏极接面的反向偏压(reversed bias) 产生能带穿隧效应(band to band tunneling)(如图7及图8)，以消灭(annihilate)储存 电荷或从储存材料释放出(release)储存电荷，并进而导致NVM单元的临界电压在最短电 压脉冲持续时间(shortest available pulseduration)内下降，从最高临界电压位阶下降 到一预设的临界电压减少量。3.在相同偏压及电压脉冲振幅条件下，当NVM单元的临界电压在较低的临界电压 位阶时，若要达到相同的预设临界电压减少量，则需增加电压脉冲持续时间。
图IA IE显示不同架构的NFET EEPROM的剖面图；图2A 2E显示不同架构的PFET EEPROM的剖面图；图3为例示四位储存单元NVM的多阶储存单元窗口图。本发明临界电压调降方法 用来将目标临界电压降低至各位阶的上界限临界电压以下；图4A及图4B为显示N通道EEI3ROM与P通道EEI3ROM,及NFET与PFET的等效电路 端；图5显示利用下列方式的其一以调降NFET EPROM的临界电压(a)对控制栅极端 及基体端，分别施加二个负偏压，以及对漏极端施加一正电压脉冲；或者(b)对控制栅极端 施加一负电压脉冲、对基体端施加一负偏压及对漏极端施加一正偏压；图6显示利用下列方式的其一以调降PFET EPROM的临界电压(a)对控制栅极端 及基体端，分别施加二个正偏压，以及对漏极端施加一负电压脉冲；或者(b)对控制栅极端 施加一正电压脉冲、对基体端施加一正偏压及对漏极端施加一负偏压；图7显示调降NFET EPROM的过度程序化临界电压的电气过程的剖面图；图8显示调降PFET EPROM的过度程序化临界电压的电气过程的剖面图；图9为根据0. 13 μ m制造工艺的N型浮动栅极FET NVM元件，显示量测临界电压及 调降电压脉冲数目的关系图。其中，对所有临界电压位阶，各电压脉冲持续时间约在0.2μ s 至100 μ s范围内，而临界电压减少量大约是每次电压脉冲减少10mV。附图标号Vd漏极电压Vg栅极电压Vb基体电压Vs源极电压
具体实施例方式为使本发明的目的、技术方案和优点更加清楚明白，下面结合附图对本发明实施 例做进一步详细说明。在此，本发明的示意性实施例及其说明用于解释本发明，但并不作为 对本发明的限定。本发明提供临界电压调降方法，以调降多阶储存单元场效晶体管式非易失性存储 单元的过度程序化的临界电压。以下的说明将举出本发明的数个较佳的示范实施例，本领域技术人员应可理解，本发明可采用各种可能的方式实施，并不限于下列示范的实施例或 实施例中的特征。以下以0. 13μπι制造工艺的多浮动栅极(poly floating gate) NVM单元(如图 4A及图4B)为例，详细说明本发明。请注意，本发明不受限于NVM单元的型态(type)、制造 工艺世代、或电荷储存材料，如氮化物薄膜(nitride film)或纳米晶体层(nano-crystal layer)。首先，利用一程序化方法将N型NVM单元程序化至最高临界电压位阶，约9V。接 着，对N型NVM单元的设定如图5A所示漏极电压振幅与控制栅极偏压分别设定为2. 7V 与-6V、电压脉冲持续时间设定为0. 2 μ S。实验显示，当基体偏压设定为-4V时，NVM的临 界电压减少量约每次电压脉冲降低10mV(10mV per pulse shot)，如图9所示。在相同偏压 及电压脉冲振幅条件下，当NVM的临界电压在较低的临界电压位阶时，调整电压脉冲持续 时间以达到每次电压脉冲均降低NVM的临界电压约IOmV的目标，直到电压脉冲持续时间增 加到100 μ s为止，接近NVM单元的内在(intrinsic)临界电压位阶，亦即，浮动栅极没有储 存电荷(电洞或电子)时的NVM临界电压。在另一实施例中，利用程序化方法将N型NVM单元程序化至最高临界电压位阶， 约9V。接着，对N型NVM单元的设定如图5B所示漏极偏压与基体偏压分别设定为2. 7V 与-4V、电压脉冲持续时间设定为0. 2 μ S。实验显示，当控制栅极脉冲振幅设定为-6V时， NVM的临界电压减少量约每次电压脉冲降低10mV，如图9所示。在相同偏压及电压脉冲振 幅条件下，当NVM的临界电压在较低的临界电压位阶时，调整电压脉冲持续时间以达到每 次电压脉冲均降低NVM的临界电压约IOmV的目标，直到电压脉冲持续时间增加到100 μ s 为止，接近NVM单元内在(intrinsic)临界电压位阶，亦即，浮动栅极没有储存电荷(电洞 或电子)时的NVM临界电压。以上虽以实施例说明本发明，但并不因此限定本发明的范围，只要不脱离本发明 的要旨，本领域技术人员可进行各种变形或变更。以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详 细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限定本发明的保 护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本 发明的保护范围之内。
权利要求
1.一种临界电压调降方法，其特征在于，应用于一过度程序化的场效晶体管非易失性 存储单元上，所述方法包含以下步骤分别施加一第一电压及一第二电压至所述过度程序化FET NVM单元的控制栅极及基 体；以及在一预设时间内，施加一信号至所述过度程序化FET NVM单元的漏极，以产生一有限临 界电压减少量；其中，所述第一电压及所述第二电压的极性相反于所述信号的极性。
2.如权利要求1所述的调降方法，其特征在于，所述信号是一电压脉冲。
3.如权利要求1所述的调降方法，其特征在于，所述第二电压为一接地电压、或者和所 述第一电压具相同极性的一电压。
4.如权利要求1所述的调降方法，其特征在于，所述FETNVM单元具有多个存储器状 态，且各所述存储器状态对应一临界电压位阶；以及，其中各所述临界电压位阶具有一第一 界限及一第二界限，而且，所述有限临界电压减少量小于一临界电压位阶的所述第一界限 及所述第二界限间的电压差，而所述临界电压位阶对应于一选定的存储器状态。
5.如权利要求1所述的调降方法，其特征在于，当所述过度程序化FETNVM单元为以N 型场效晶体管为主的NVM单元时，所述第一电压及所述第二电压为负极性。
6.如权利要求1所述的调降方法，其特征在于，当所述过度程序化FETNVM单元为以P 型场效晶体管为主的NVM单元时，所述第一电压及所述第二电压为正极性。
7.如权利要求1所述的调降方法，其特征在于，所述有限临界电压减少量根据所述预 设时间长度或所述第一电压、所述第二电压及所述信号的振幅来调整。
8.如权利要求1所述的调降方法，其特征在于，当所述有限临界电压减少量与所述第 一电压、所述第二电压及所述信号的振幅都固定时，所述预设时间长度与所述过度程序化 FET NVM单元的临界电压大小有关。
9.一种临界电压调降方法，其特征在于，应用于一过度程序化的场效晶体管非易失性 存储单元上，所述方法包含以下步骤分别施加一第一电压及一第二电压至所述过度程序化FET NVM单元的漏极及基体；以及在一预设时间内，施加一信号至所述过度程序化FET NVM单元的控制栅极，以产生一有 限临界电压减少量；其中，所述信号及所述第二电压的极性相反于所述第一电压的极性。
10.如权利要求9所述的调降方法，其特征在于，所述信号是一电压脉冲。
11.如权利要求9所述的调降方法，其特征在于，所述第二电压为一接地电压、或者和 所述第一电压具相同极性的一电压。
12.如权利要求9所述的调降方法，其特征在于，所述FETNVM单元具有多个存储体状 态，且各所述存储器状态对应一临界电压位阶；以及，其中各临界电压位阶具有一第一界限 及一第二界限，而且，所述有限临界电压减少量小于一临界电压位阶的所述第一界限及所 述第二界限间的电压差，而所述临界电压位阶对应于一选定的存储器状态。
13.如权利要求9所述的调降方法，其特征在于，当所述过度程序化FETNVM单元为以N 型场效晶体管为主的NVM单元时，所述第一电压为正极性。
14.如权利要求9所述的调降方法，其特征在于，当所述过度程序化FETNVM单元为以P 型场效晶体管为主的NVM单元时，所述第一电压为负极性。
15.如权利要求9所述的调降方法，其特征在于，所述有限临界电压减少量根据所述预 设时间长度或所述第一电压、所述第二电压及所述信号的振幅来调整。
16.如权利要求9所述的调降方法，其特征在于，当所述有限临界电压减少量与所述第 一电压、所述第二电压及所述信号的振幅都固定时，所述预设时间长度与所述过度程序化 FET NVM单元的临界电压大小有关。
17.一种程序化方法，其特征在于，应用于一场效晶体管非易失性存储单元上，所述FET NVM单元具有多个存储器状态，各所述存储体状态对应一临界电压位阶，所述方法包含以下 步骤施加至少一第一信号以增加所述 Τ NVM单元的临界电压；比较所述FET NVM单元的临界电压与一预设电压位阶；以及当所述FET NVM单元的临界电压大于所述预设电压位阶时，施加一第一电压、一第二电 压及一第二信号至所述FET NVM单元，以产生一有限临界电压减少量；其中，所述第一电压、所述第二电压及所述第二信号的极性不是全部相同。
18.如权利要求17所述的程序化方法，其特征在于，各所述临界电压位阶具有一第一 界限及一第二界限，且所述第二界限的电压大于所述第一界限的电压；其中，所述有限临界 电压减少量小于所述第一界限及所述第二界限间的电压差。
19.如权利要求18所述的程序化方法，其特征在于，所述预设电压位阶为对应于一选 定的存储器状态的临界电压位阶的第二界限。
20.如权利要求17所述的程序化方法，其特征在于，所述施加所述第一电压、所述第二 电压及所述第二信号的步骤包含分别施加所述第一电压及所述第二电压至所述FET NVM单元的控制栅极及基体；以及在一预设时间内，施加所述第二信号至所述过度程序化FET NVM单元的漏极，以产生所 述有限临界电压减少量；其中，所述第一电压及所述第二电压的极性相反于所述第二信号的极性。
21.如权利要求20所述的程序化方法，其特征在于，所述第二信号是一电压脉冲。
22.如权利要求20所述的程序化方法，其特征在于，所述第二电压为一接地电压、或者 和所述第一电压具相同极性的一电压。
23.如权利要求20所述的程序化方法，其特征在于，当所述过度程序化FETNVM单元为 以N型场效晶体管为主的NVM单元时，所述第一电压及所述第二电压为负极性。
24.如权利要求20所述的程序化方法，其特征在于，当所述过度程序化FETNVM单元为 以P型场效晶体管为主的NVM单元时，所述第一电压及所述第二电压为正极性。
25.如权利要求20所述的程序化方法，其特征在于，所述有限临界电压减少量根据所 述预设时间长度或所述第一电压、所述第二电压及所述第二信号的振幅来调整。
26.如权利要求20所述的程序化方法，其特征在于，当所述有限临界电压减少量与所 述第一电压、所述第二电压及所述第二信号的振幅都固定时，所述预设时间长度与所述过 度程序化FET NVM单元的临界电压大小有关。
27.如权利要求17所述的程序化方法，其特征在于，所述施加所述第一电压、所述第二电压及所述第二信号的步骤包含分别施加所述第一电压及所述第二电压至所述FET NVM单元的漏极及基体；以及在一预设时间内，施加所述第二信号至所述过度程序化FET NVM单元的控制栅极，以产 生一有限临界电压减少量；其中，所述第二信号及所述第二电压的极性相反于所述第一电压的极性。
28.如权利要求27所述的程序化方法，其特征在于，所述第二信号是一电压脉冲。
29.如权利要求27所述的程序化方法，其特征在于，所述第二电压为一接地电压、或者 和所述第一电压具相同极性的一电压。
30.如权利要求27所述的程序化方法，其特征在于，当所述FETNVM单元为NFT NVM单 元时，所述第一电压为正极性。
31.如权利要求27所述的程序化方法，其特征在于，当所述FETNVM单元为以PFET NVM 单元时，所述第一电压为负极性。
32.如权利要求27所述的程序化方法，其特征在于，所述有限临界电压减少量根据所 述预设时间长度或所述第一电压、所述第二电压及所述第二信号的振幅来调整。
33.如权利要求27所述的程序化方法，其特征在于，当所述有限临界电压减少量与所 述第一电压、所述第二电压及所述第二信号的振幅都固定时，所述预设时间长度与所述过 度程序化FET NVM单元的临界电压大小有关。
全文摘要
本发明实施例公开了一种临界电压调降方法及程序化方法，应用于一过度程序化场效晶体管式非易失性存储单元，该方法包含以下步骤(a)分别施加一第一电压及一第二电压至该过度程序化场效晶体管式非易失性存储单元的控制栅极及基体；(b)在一预设时间内，施加一信号至该过度程序化场效晶体管式非易失性存储单元的漏极，以产生一有限临界电压减少量；其中，该第一电压及该第二电压的极性相反于该信号的极性。因此，储存材料中的电荷配置可以精确地控制在一特定电荷状态的小范围内，进而达到较高数字储存密度。
文档编号G11C16/10GK102054535SQ20101050643
公开日2011年5月11日 申请日期2010年10月12日 优先权日2009年11月5日
发明者王立中, 黄瑞鸿 申请人:闪晶半导体股份有限公司