专利名称：闪存单元、闪存装置及其编程方法
技术领域：
本发明关于一种闪存单元、闪存装置及其编程方法，特别是关于一种可共享字线 的闪存单元、闪存装置及其编程方法。
背景技术：
在半导体存储装置中，闪存(flash memory)是一种易失性存储器，且属于可擦除 可编程只读存储器(Erasable Programmable Read-Only Memory, EPROM)。闪存的优点是 其可针对整个存储器区块进行擦除，且擦除速度快，约需一至两秒。因此，近年来，闪存已运 用于各种消费性电子产品中，例如数码相机、数码摄影机、移动电话或笔记本电脑等。一般而言，闪存具有两个栅极，一浮置栅极与一控制栅极，其中浮置栅极用以存储 电荷，控制栅极则用以控制数据的输入与输出。浮置栅极的位置在控制栅极之下，由于与外 部电路并没有连接，是处于浮置状态。控制栅极则通常与字线(Word Line,WL)连接。这种 结构的闪存由于具有高的编程效率，字线的结构还具有可以避免“过擦除”等优点，应用广 泛。一般来讲，在集成电路芯片上制作高密度的半导体元件时，必须尽力考虑如何缩 小每一存储单元的大小与电力消耗，然而现有的闪存结构中由于每个存储单元的控制栅极 均与一字线连接，使得芯片面积较大，不利于芯片设计，因此如何在提高芯片性能的同时进 一步减小芯片的尺寸是当前亟待解决的问题。综上所述，可知先前技术的闪存结构由于每个存储单元的控制栅极均与一字线连 接将会导致芯片面积较大不利于芯片设计的问题，因此，实有必要提出改进的技术手段，来 解决此一问题。
发明内容
为克服上述现有技术存在的由于每个存储单元均连接一字线将导致芯片面积较 大不利于芯片设计的问题，本发明的主要目的在于提供一种闪存，其通过在两个存储单元 的悬浮栅之间设置字线控制栅，可以达到两个存储单元通过该字线控制栅共用一字线的目 的，减小了芯片面积，便于芯片设计。为达上述及其它目的，本发明一种闪存单元，至少包含衬底以及依次形成于衬底的第一漏极区、第一源极区、第二源极区以及第二漏极 区；第一位线与第二位线，分别连接于该第一漏极区与该第二漏极区；第一悬浮栅与第二悬浮栅，分别形成于该第一源极区与该第二源极区的上方；第一控制栅与第二控制栅，分别形成于该第一悬浮栅与该第二悬浮栅的上方；以 及字线控制栅，形成于该衬底上方，并位于该第一悬浮栅与该第二悬浮栅之间。进一步地，当对该闪存单元进行读写操作时，该字线控制栅控制该第一源极区与该第二源极区之间形成沟道。一种包含前述闪存单元的闪存装置，其包括一排成多行和多列的存储单元阵列，该存储单元阵列具有多条第一位线、多条第 二位线以及形成阵列的多个该闪存单元，每行闪存单元的第一控制栅、第二控制栅以及字 线控制栅分别连在一起，每列闪存单元分别与一第一位线与第二位线相连；位线刷新电路，连接于该存储单元阵列的每条位线，用于在编程期间对位线上的 电压进行刷新；以及列选通电路，其通过各条位线与该存储单元阵列连接，用于选择将哪一路数据输
出ο进一步地，该位线刷新电路包括多个位线刷新NMOS晶体管，每个位线刷新NMOS晶 体管的源极分别与每条位线连接，一刷新使能信号连接每个位线刷新NMOS晶体管的栅极， 每个位线刷新NMOS晶体管的漏极接至一第二屏蔽电压。进一步地，该刷新使能信号通过一刷新使能信号控制电路产生，该刷新使能信号 控制电路包括一连接一编程使能信号的逻辑控制电路以及一电平位移器，在该编程使能信 号的控制下，该逻辑控制电路将产生一低电平刷新使能信号至该电平位移器，该电平位移 器还与第二屏蔽电压相连，产生与该编程电压相匹配的该刷新使能信号。进一步地，该闪存单元包括第一存储单元及第二存储单元，该第一位线连接至该 第一存储单元漏极，该第二位线连接至该第二存储单元漏极。一种前述闪存装置的编程方法，包括如下步骤将所有位线预充电至一屏蔽电压；除编程单元同行之后一闪存单元所连接的第二位线，其他所有位线悬浮；将连接该编程单元的第一位线充电至一编程电压，并将该编程单元所在列的第二 位线及该编程单元后列的第一位线连接一恒定电流源，以获得一恒定的低电压。该屏蔽电压的大小在该低电压与该编程电压之间。进一步地，上述编程方法还包括，在编程期间，通过该位线刷新电路对该屏蔽电压 进行刷新。该编程电压典型值为2. 5v_5. 5v。与现有技术相比，本发明通过在两个存储单元的悬浮栅之间设置一字线控制栅， 使得两个存储单元可以共用一字线，达到了减小芯片面积的目的，本发明的编程方法通过 位线刷新电路在编程期间对屏蔽电压进行刷新，使得编程期间屏蔽电压不会降低，因此编 程更为准确。
图1为本发明较佳实施例的一种闪存单元结构示意图；图2为图1之闪存单元的电路结构示意图；图3为对图2的闪存单元进行“读”和“写”操作时所需施加电压的情况；图4为本发明包含图2闪存单元的闪存装置的方框图；图5为图4中存储单元阵列的结构示意6为本发明中刷新使能信号控制电路与时序图7为低电压产生电路的电路图。
具体实施例方式以下通过特定的具体实例并结合
本发明的实施方式，本领域技术人员可 由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。本发明亦可通过其它不同 的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离 本发明的精神下进行各种修饰与变更。图1为本发明较佳实施例的一种闪存单元结构示意图。如图1所示，本发明一种闪 存单元，包括半导体衬底10，其上依次具有第一漏极区11、第一源极区21、第二源极区12 以及第二漏极区22 ；第一位线14与第二位线15，分别连接于第一漏极区11与第二漏极区 22 ；第一悬浮栅16与第二悬浮栅17，分别设置于第一源极区21及第二源极区12的上方，分 别构成第一存储位单元与第二存储位单元；第一控制栅18与第二控制栅19，分别设置于第 一悬浮栅16与第二悬浮栅19的上方；以及，字线控制栅20，位于半导体衬底10上方，并位 于第一悬浮栅16与第二悬浮栅17之间，其中，各栅极之间以及各栅极与半导体衬底10之 间由绝缘材料填充。图2为图1之闪存单元的电路结构示意图，其中BLl为第一位线14，BL2为第二位 线15，CGl为第一控制栅18，CG2为第二控制栅19，Celll为第一存储单元，包括第一漏极 区11、第一源极区21、第一悬浮栅16以及第一控制栅18，Cell2为第二存储单元，包括第二 源极区12、第二漏极区22、第二悬浮栅17以及第二控制栅19，第一存储单元Celll与第二 存储单元之间具有字线控制栅20，其中，字线WL连接字线控制栅20。以下将配合表3对本 发明闪存的工作原理进行描述。图3列出了对图2的闪存单元进行“读”和“写”操作时所需施加电压的情况，其中 典型值为 Vl = 0. 8-1. 6v, V2 = o-lv, V3 = 2_3v，V4 = 2_6v，V5 = 5_9v，V6 = l_2v，V7 = 2-6v，Vsp = 2. 5-5. 5v，以及Vdp = 0. 1-0. 6v。当对闪存单元的第一存储单元Celll进行 “读”操作时，第二控制栅CG2施加2-6v高压V4，第二位线BL2施加0. 8-1. 6v电压Vl，则第 二存储单元Cell2不论第二悬浮栅上的信息为何，均会在第二存储单元Cell2的漏源(DS) 之间形成沟道，则第二位线BL2的电压Vl被送至第二存储单元Cell2的源极，此时字线WL 施加2-3v较高电压V3，此电压使得两个闪存单元的源极之间形成沟道，故第二位线BL2的 电压Vl被送至第一存储单元Cell 1的源极，而此时第一控制栅CGl施加O-Iv电压V2，而第 一位线BLl接地，那么在第一存储单元Celll的源漏之间会形成与第一悬浮栅信息相关的 电流，典型情况是第一控制栅CGl电压取第一悬浮栅有无信息时的两个阈值电压平均值。而当对第一存储单元Celll进行“写”操作时，由于第二控制栅CG2施加2_6v高 压V4，第二位线BL2施加0. 1-0. 6v低电压Vdp，则第二存储单元Cell2的源漏沟道形成，则 第二存储单元Cell2的源端为低电压，此时字线WL取l-2v电压V6使两个闪存单元的源极 之间形成沟道，而第一控制栅CGl施加5-9v高压V5，此高压促使第一存储单元Celll的栅 源(GS)被击穿，微电流通过第一悬浮栅至第二位线BL2，由于第一位线BLl施加的编程电压 Vsp为2. 5-5. 5v，其高于第二位线BL2的低电压Vdp，因此电子便驻留在第一悬浮栅上形成 信息。而对第二存储单元Cell2的“读”与“写”操作过程与第一存储单元Celll类似，在 此不再详述。
图4为本发明包含图2闪存单元的闪存装置的方框图，图5为图4中存储单元阵 列的结构示意图。请一并参照图4与图5，本发明一种闪存装置包括存储单元阵列310、位 线刷新电路320以及列选通电路330。存储单元阵列310为一排成多行和多列的闪存单元阵列，其包括多条第一位线、 多条第二位线以及形成阵列的多个存储节点，每个存储节点包含两个闪存单元，即图2中 的第一存储单元Celll与第二存储单元Cell2，CGl<m>为第m行的第一控制栅，CG2<m>为 第m行的第二控制栅，WL<m>为第m行的字线，CGl<m>、CG2<m>以及WL<m>为相同行的闪存 单元所使用，每一列上的存储节点分别与一第一位线与第二位线相连，该第一位线与第二 位线分别连接于第一存储单元Celll与第二存储单元Cell2的漏极，如图5所示，以k列为 例，BL<k>为第一位线，BL<k+l>为第二位线。当需要对第m行第k列的第一存储单元Celll进行编程时，该第一存储单元 Celll相邻的位线分别为第一位线BL<k>与第二位线BL<k+l>，首先，将所有位线(BL<1>至 BL<n>)预充电至一屏蔽电压Vinh，然后，将所有位线悬浮，除了第二位线BL<k+3> ；接着，将 第一位线BL<k>充电至一编程电压Vp，较佳值为2. 5-5. 5v之间，而第二位线BL<k+l>与第 一位线BL<k+2>连接一恒定电流源，以产生一恒定的低电压Vd，较佳值为0. 1-0. 6v之间，此 处，Vd < Vinh < Vp,当给第二控制栅CG2<m>施加一高电压，典型值如2_6v，由于第二位线 BL<k+l>为低电压Vd，则第二存储单元Cell2的栅漏(GD)高压使得第二存储单元Cell2的 漏源(DS)沟道形成，则第二存储单元Cell2的源极为低电压，此时字线WL<m>施加一定电 压(如l-2v)使两个闪存单元(Celll与Cell2)间形成沟道(两个源极之间)，而给第一存 储单元Celll的第一控制栅CGl<m>施加一高压，典型值为5_9v，此高压促使第一存储单元 Celll被击穿，由于第一位线BL<k>的电压Vp大于第二位线BL<k+l>的电压Vp，则微电流 通过悬浮栅至第二位线BL<k+l>，电子便驻留在第一存储单元Celll的悬浮栅上，也就实现 了对第一存储单元Celll的编程。但是，往往由于存在结的泄漏，屏蔽电压Vinh可能会降低，这会干扰到未被选择 编程的单元，因此编程期间，往往需要通过位线刷新电路对屏蔽电压进行刷新。位线刷新电路320，连接于存储单元阵列310的每条位线，其包含多个位线刷 新NMOS晶体管，每个位线刷新NMOS晶体管的源极分别与每条位线连接，一刷新使能信号 PREBLEN连接至所有位线刷新NMOS晶体管的栅极，每个位线刷新NMOS晶体管的漏极接至 一第二屏蔽电压Vinh2，当刷新使能信号PREBLEN为高脉冲时，位线刷新NMOS晶体管导 通，BL<i>(i为0-n)上的电压被刷新，但由于BL<k>、BL<k+l>、BL<k+2>受其他电路控制， BL<k+l>与BL<k+2>被限幅至低电压Vd，BL<k>为编程电压Vp，因Vp > Vinh2，故与BL<k> 连接的位线刷新NMOS晶体管的漏源间不会形成沟道，该位线刷新NMOS管不会消耗编程电 压的电流。列选通电路330，其通过各条位线与存储单元阵列310连接，用于选择将哪一路数 据输出至读出放大器，在列选通电路330的输出端还连接有多个读出放大器，由于此部分 为常规电路设计，在此不予详述。图6为本发明中刷新使能信号控制电路与时序图，刷新使能信号控制电路包含一 连接编程使能信号PROGEN的逻辑控制电路610与电平位移器611，在编程使能信号PROGEN 的控制下，逻辑控制电路610产生一低电平刷新使能信号PREBLEN L给电平位移器611，而第二屏蔽电压Vinh2为电平位移器611的另一输入端，经过电平位移器611产生一与编程 电压Vp相匹配的刷新使能信号PREBLEN。图7为低电压Vd产生电路的电路图，该低电压Vd产生电路包括一比较器、一 NMOS 晶体管以及一恒流源，其目的是产生一小于参考低电压Vdp的低电压Vd,该参考低电压Vdp 典型值为0. 1-0. 6v之间，其中，参考低电压Vdp接比较器负输入端，低电压Vd分别接比较 器正输入端、NMOS晶体管漏极及恒流源。综上所述，本发明通过在两个存储单元的悬浮栅之间设置一字线控制栅，使得两 个存储单元可以共用一字线，达到了减小芯片面积的目的，本发明的编程方法通过位线刷 新电路在编程期间对屏蔽电压进行刷新，使得编程期间屏蔽电压不会降低，因此编程更为 准确。上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何本 领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此， 本发明的权利保护范围，应如权利要求书所列。
权利要求
一种闪存单元，至少包含衬底以及依次形成于衬底的第一漏极区、第一源极区、第二源极区以及第二漏极区；第一位线与第二位线，分别连接于该第一漏极区与该第二漏极区；第一悬浮栅与第二悬浮栅，分别形成于该第一源极区与该第二源极区的上方；第一控制栅与第二控制栅，分别形成于该第一悬浮栅与该第二悬浮栅的上方；以及字线控制栅，形成于该衬底上方，并位于该第一悬浮栅与该第二悬浮栅之间。
2.如权利要求1所述的一种闪存单元，其特征在于当对该闪存单元进行读写操作时， 该字线控制栅控制该第一源极区与该第二源极区之间形成沟道。
3.一种包含如权利要求1所述闪存单元的闪存装置，其包括排成多行和多列的存储单元阵列，该存储单元阵列具有多条第一位线、多条第二位线 以及形成阵列的多个该闪存单元，每行闪存单元的第一控制栅、第二控制栅以及字线控制 栅分别连在一起，每列闪存单元分别与一第一位线与第二位线相连；位线刷新电路，连接于该存储单元阵列的每条位线，用于在编程期间对位线上的电压 进行刷新；以及列选通电路，其通过各条位线与该存储单元阵列连接，用于选择将哪一路数据输出。
4.如权利要求3所述的一种闪存装置，其特征在于，该位线刷新电路包括多个位线刷 新NMOS晶体管，每个位线刷新NMOS晶体管的源极分别与每条位线连接，一刷新使能信号连 接每个位线刷新NMOS晶体管的栅极，每个位线刷新NMOS晶体管的漏极接至一第二屏蔽电压。
5.如权利要求4所述的一种闪存装置，其特征在于，该刷新使能信号通过一刷新使能 信号控制电路产生，该刷新使能信号控制电路包括一连接一编程使能信号的逻辑控制电路 以及一电平位移器，在该编程使能信号的控制下，该逻辑控制电路将产生一低电平刷新使 能信号至该电平位移器，该电平位移器还与第二屏蔽电压相连，产生与该编程电压相匹配 的该刷新使能信号。
6.如权利要求5所述的一种闪存装置，其特征在于，该闪存单元包括第一存储单元及 第二存储单元，该第一位线连接至该第一存储单元漏极，该第二位线连接至该第二存储单 元漏极。
7.—种如权利要求3所述闪存装置的编程方法，包括如下步骤 将所有位线预充电至一屏蔽电压；除编程单元同行之后一闪存单元所连接的第二位线，其他所有位线悬浮； 将连接该编程单元的第一位线充电至一编程电压，并将该编程单元所在列的第二位线 及该编程单元后列的第一位线均连接一恒定电流源，以获得一恒定的低电压。
8.如权利要求7所述的一种编程方法，其特征在于，该屏蔽电压的大小在该低电压与 该编程电压之间。
9.如权利要求8所述的一种编程方法，其特征在于，该编程方法还包括，在编程期间， 通过该位线刷新电路对该屏蔽电压进行刷新。
10.如权利要求9所述的一种编程方法，其特征在于，该编程电压典型值为2.5v-5. 5v。
全文摘要
本发明公开一种闪存单元、闪存装置及其编程方法，本发明闪存单元通过在两个存储单元的悬浮栅之间设置一字线控制栅，使得两个存储单元可以共用一字线，达到了减小芯片面积的目的，本发明编程方法通过一位线刷新电路连接存储单元阵列的每条位线，并通过在编程期间对屏蔽电压进行刷新，使得编程期间屏蔽电压不会降低，编程更为准确可靠。
文档编号G11C16/02GK101986389SQ20101050472
公开日2011年3月16日 申请日期2010年10月12日 优先权日2010年10月12日
发明者杨光军 申请人:上海宏力半导体制造有限公司