具有减少的漏电流的闪存编程及验证的制作方法【专利摘要】一种具有减少的漏电流的闪存编程及验证。根据本发明的例示实施例所组构的闪存系统(300)，使用虚拟接地阵列架构(302)。在编程(programming)操作期间，目标存储单元(406)被正源极偏压电压予以偏压，以减少或去除可能流经该目标存储单元(406)的漏电流(leakage?current)。在验证(verification)操作(编程验证、软编程验证(soft?program?verify)，抹除验证(erase?verify))期间，亦可施加正源极偏压电压至目标存储单元(506)，以减少或去除在该验证操作中可能导致错误的漏电流。【专利说明】具有减少的漏电流的闪存编程及验证[0001]本申请是申请号为200780016302.6，申请日为2007年4月5日，发明名称为“具有减少的漏电流的闪存编程及验证”的中国专利申请的分案申请。【
技术领域：
】[0002]本发明的实施例为大致有关于闪存装置。更详而言之，本发明的实施例为有关于用于闪存装置的编程与验证操作。【
背景技术：
】[0003]闪存是电子存储媒介中的一种类型，能在失去操作电源时保持其数据。在可用的生命周期期间(对典型的闪存装置而言，可达一百万次的写入周期)，闪存可被编程、抹除(erased)、与再编程。闪存在一些消费性、商业性、和其它应用上，日渐成为广受欢迎的可靠、精简、与不昂贵的非易失性(nonvolatile)存储。随着电子装置变得越来越小，在集成电路存储组件(例如，闪存单元)上增加每单位面积所能储存的数据量也变得必要。在此考量上，一个现有闪存技术乃基于利用电荷捕捉(trapping)介电质组件的存储单元(cell),该电荷捕捉介电质组件能够储存二个位(bit)的数据。在此种设置中，利用在该电荷捕捉介电质组件的一侧的第一电荷储存区域可储存一个位，而利用于该电荷捕捉介电质组件的另一侧的第二电荷储存区域则可储存第二个位。[0004]图1为现有双位(dualbit)存储单元100的剖面图。存储单元100包含氮化硅层102、以及P型半导体衬底(substrate)104，该P型半导体衬底104具有第一埋入式(buried)接面区域106以及第二埋入式接面区域108。第一埋入式接面区域106与第二埋入式接面区域108分别由N+半导体材料形成。氮化硅层102介于二个氧化硅层(以组件符号110与112所标识)之间。[0005]覆在氧化硅层110上为多晶硅(polysilicon)闸极114。闸极114掺杂N型杂质(例如，磷)。存储单元100可储存二个数据位:由虚线圆圈116所代表的左位；以及由虚线圆圈118所代表的右位。在实际应用上，存储单元100通常为对称的，且第一埋入式接面区域106与第二埋入式接面区域108是可互换的。在这点上，第一埋入式接面区域106可做为相对于右位118的源极区域；而第二埋入式接面区域108则可做为相对于右位118的漏极区域。相反地，第二埋入式接面区域108可做为相对于左位116的源极区域；而第一埋入式接面区域106则可做为相对于左位116的漏极区域。[0006]图2为根据现有虚拟接地阵列架构(virtualgroundarrayarchitecture)200(实际的阵列架构可包含数千个双位记忆单元)排列的多个双位存储单元的简化图。阵列架构200包含上述的形成在半导体衬底中的一些埋入式位线。图2显示三条埋入式位线(组件符号为202、204、与206)，对于阵列架构200中的存储单元而言，每一条埋入式位线可作用为漏极或源极。阵列架构200亦包含一些字符线，用来控制所述存储单元的闸极电压。图2显示四条字符线(组件符号为208、210、212、与214)，这些字符线通常与所述位线形成垂直交叉的图样。虽在图2中未予以显示，但电荷捕捉介电质材料通常介于所述位线与所述字符线的接面之间。图2中的虚线代表于阵列架构200中的二个双位存储单元:第一单元216与第二单元218。尤其，位线204是由第一单元216与第二单元218所共享。阵列架构200已知为虚拟接地架构，因为接地电位可被施加于任何所选取的位线，而且不需要任何具有固定的接地电位的位线。[0007]阵列架构200的控制逻辑与线路在现有闪存操作(例如:编程、读取、抹除、与软编程(softprogramming))期间掌管了所述存储单元的选择、在所述字符线所施加的电压、以及在所述位线所施加的电压。利用导电金属线与位线触点(contact)而将电压传至所述位线。图2中显示三条导电金属线(组件符号为220、222、与224)与三个位线触点(组件符号为226、228、与230)。对给定的位线而言，由于所述位线的电阻非常高，故每16条字符线使用一位线触点。[0008]存储单元100的编程可通过已知的热电子注入技术(信道热电子或CHE编程)而予以完成。根据现有的编程技术，通过经由适当选取的字符线施加相对高的编程电压至闸极114、将对应于第一埋入式接面区域106(在此例中做为源极)的该位线予以接地、以及施加相对高的漏极偏压电压至对应于第二埋入式接面区域108(在此例中做为漏极)的该位线，该右位118可予以编程。相反地，通过经由适当选取的字符线施加相对高的编程电压至闸极114、将对应于第二埋入式接面区域108(在此例中做为源极)的该位线予以接地、以及施加相对高的漏极偏压电压至对应于第一埋入式接面区域106(在此例中做为漏极)的该位线，该左位116可予以编程。[0009]再次参照图2，以虚拟接地架构排列的闪存阵列的现有CHE编程可能在未选取的字符线的下方、在所述字符线之间、以及在位线接触面积中导致过度的电流漏流，且，因此，将造成过度的电力消耗。此种位线漏电流(leakagecurrent)会对所需的编程电流增加数十个微安培(microampere)，这对此种闪存阵列的操作特性而言，是相当显著的量。此外，由于所述单元的自然退化，当该阵列已经历了许多次的编程-抹除周期后，此寄生漏电流的量能增加大约达两个数量级(IOOx)。在低功率应用上，例如，可携式电子产品、无线电话或类似的产品，将相当不愿意见到此过度的漏电流。在实际的闪存装置中，过度的漏电流可能有其它负面影响，例如，在编程操作期间，不希望减少传送至该单元的漏极的电压。[0010]对虚拟接地架构而言，在现有的验证操作期间-软编程验证、抹除验证、以及编程验证，亦会产生位线漏电流。然而，此等验证操作类似于以上所述的所述编程操作，施加了较低的字符线电压与较低的漏极偏压电压。此等验证操作的目的根据特定的验证操作，用以决定是否目标存储单元的临界电压(VT)是在对应于可接受的抹除状态或可接受的编程状态的希望范围内。不管正在验证的特定VT如何，该验证操作于目标存储单元中产生非常低的验证电流，并且将该验证电流与由参考存储单元所产生的参考电流作比较。因为测量电路测量到兼有任何漏电流的实际验证电流，故位线漏电流(即使是少量的)会在验证操作中引起错误。[0011]因此，在虚拟接地架构中的存储单元的编程期间，乐于见到将漏电流予以控制、减少或去除。此外，在虚拟接地架构中的存储单元的验证操作期间，乐于见到将漏电流予以控制、减少或去除。再者，通过后续详述及所附的申请专利范围，配合随附图式与前述的【
技术领域：
】与背景，本发明的实施例的其它想要的特征和特性将变得显而易见。【
发明内容】[0012]如在此所述的一种闪存编程技术，可用于以虚拟接地架构排列的存储单元。该编程技术减少了在编程期间的位线漏电流，因而节省电力。如在此所述的各种闪存验证技术，亦可用于以虚拟接地架构排列的存储单元。所述验证技术降低了所量测的电流中的位线漏电流成分，致使由目标单元所产生的实际验证电流的评估更为精确。[0013]本发明的以上以及其它态样可通过编程非易失性存储存储装置的方法而在一个实施例中施行，该非易失性存储存储装置具有以虚拟接地架构排列的单元的阵列，各单元包含对应于在该阵列中的字符线的闸极、对应于在该阵列中的位线的可选取的源极/漏极、以及对应于在该阵列中的位线的可选取的漏极/源极。该方法包含:选取于该阵列中的目标单元用于编程；将编程电压施加到对应于该目标单元的该字符线；将漏极偏压电压施加到对应于该目标单元的漏极的第一可选取的位线；以及在对应于该目标单元的源极的第二可选取的位线处建立正源极偏压电压。[0014]本发明的以上以及其它态样可亦通过验证对非易失性存储存储装置执行的操作的方法而在一个实施例中施行，该非易失性存储存储装置具有以虚拟接地架构排列的单元的阵列，各单元包含对应于在该阵列中的字符线的闸极、对应于在该阵列中的位线的可选取的源极/漏极、以及对应于在该阵列中的位线的可选取的漏极/源极。该方法包含:将验证电压施加到对应于目标单元的该字符线；将漏极偏压电压施加到对应于该目标单元的漏极的第一可选取的位线；在对应于该目标单元的源极的第二可选取的位线处，以正源极偏压电压来控制位线漏电流；以及处理流经该目标单元的验证电流。[0015]本发明提供一种非易失性存储装置的编程方法，该非易失性存储装置具有以虚拟接地架构排列的单元阵列，每一单元包含对应于在该阵列中字符线的闸极、对应于在该阵列中位线的可选取的源极/漏极、以及对应于在该阵列中位线的可选取的漏极/源极，该方法包括:在该阵列中选取目标单元用于编程；施加编程电压至对应于该目标单元的字符线；施加漏极偏压电压至对应于该目标单元的漏极的第一可选取的位线；以及在对应于该目标单元的源极的第二可选取的位线处，通过响应流经该第二可选取的位线而被动地产生该正源极偏压电压而建立正源极偏压电压，其中，该正源极偏压电压是响应该阵列的写入周期状态而被调整。[0016]被动地产生该正源极偏压电压包括将电流流经耦合于该第二可选取的位线和接地之间的被动电阻组件。[0017]该编程临界电压是在8伏特到11伏特之间；该漏极偏压电压是在3.5伏特到5.0伏特之间；以及该正源极偏压电压是在0.3伏特到1.0伏特之间。[0018]本发明提供一种非易失性存储装置的编程方法，该非易失性存储装置具有以虚拟接地架构排列的单元阵列，每一单元包含对应于在该阵列中字符线的闸极、对应于在该阵列中位线的可选取的源极/漏极、以及对应于在该阵列中位线的可选取的漏极/源极，该方法包括:在该阵列中选取目标单元用于编程；施加编程电压至对应于该目标单元的字符线；施加漏极偏压电压至对应于该目标单元的漏极的第一可选取的位线；响应该阵列的写入周期状态而调整正源极偏压电压；以及在对应于该目标单元的源极的第二可选取的位线处，以该正源极偏压电压来控制位线漏电流。[0019]所述方法进一步包括响应位线泄漏容差而界定该正源极偏压电压。[0020]所述方法进一步包括响应该正源极偏压电压而调整该漏极偏压电压。[0021]本发明提供一种验证对非易失性存储装置所执行的操作的方法，该非易失性存储装置具有以虚拟接地架构排列的单元阵列，每一单元包含对应于在该阵列中字符线的闸极、对应于在该阵列中位线的可选取的源极/漏极、以及对应于在该阵列中位线的可选取的漏极/源极，该方法包括:施加验证电压至对应于目标单元的该字符线；施加漏极偏压电压至对应于该目标单元的漏极的第一可选取的位线；在对应于该目标单元的源极的第二可选取的位线处，以正源极偏压电压来控制位线漏电流，其中，该正源极偏压电压是响应该阵列的写入周期状态而被调整；处理流经该目标单元的验证电流。[0022]所述方法其中该漏极偏压电压是在1.0伏特到1.5伏特之间；以及该正源极偏压电压是在0.2伏特到0.4伏特之间。[0023]所述方法其中每一单元的位线形成于半导体衬底中；以及该方法进一步包括将该半导体衬底接地。[0024]所述方法其中每一单元的位线具有N型导电率；该半导体衬底具有P型导电率；以及控制位线漏电流包括在该第二可选取的位线处建立该正源极偏压电压以减少从该第二可选取的位线到该第一可选取的位线的位线漏电流。【专利附图】【附图说明】[0025]当结合图式参照详述及申请专利范围时，可更完整地了解本发明，其中类似的组件符号表示图式中相似的组件。[0026]图1为现有双位存储单元的剖面图；[0027]图2为根据现有虚拟接地阵列架构排列的多个双位存储单元的简化图；[0028]图3为根据本发明的例示实施例所组构的闪存系统的示意图；[0029]图4为描绘根据本发明的例示实施例的编程操作的示意图；[0030]图5为针对接地的源极中漏电流对漏极电压的图；[0031]图6为针对不同的漏极偏压电压中漏电流对所施加的源极偏压电压的图；[0032]图7为描绘根据本发明的例示实施例的验证操作的示意图；以及[0033]图8显示在例示双位存储单元阵列中的一些单元的抹除单元临界电压分布与编程单元临界电压分布与需要软编程的过度抹除单元一起的分布图。[0034]主要组件符号说明[0035]100存储单元[0036]102氮化硅层[0037]104P形半导体衬底[0038]106第一埋入式接面区域[0039]108第二埋入式接面区域[0040]110、112氧化硅层[0041]114闸极[0042]200虚拟接地阵列架构、阵列架构[0043]202,204,206位线[0044]208、210、212、214字符线[0045]216第一单元[0046]218第二单元[0047]220,222,224导电金属线[0048]226、228、230位线触点[0049]300闪存系统、系统[0050]302核心单元阵列[0051]304地址译码器[0052]306位线选取与控制逻辑[0053]308字符线选取与控制逻辑[0054]310命令逻辑组件[0055]312状态机[0056]314电压产生器组件[0057]402、502字符线、选取的字符线[0058]404,504字符线、未选取的字符线[0059]406、506目标单元[0060]408、508电阻组件[0061]600分布图[0062]602抹除单元临界电压分布[0063]604编程单元临界电压分布[0064]606已过度抹除的单元(斜线区域)[0065]608软编程验证参考位准[0066]610抹除验证参考位准[0067]612编程验证参考位准[0068]BLl位线、第一位线[0069]BL2位线、第二位线[0070]Ipe编程电流1_漏电流[0071]Ivfy验证电流Vd漏极偏压电压[0072]Vg编程电压Vs源极偏压电压[0073]Vt临界电压。【具体实施方式】[0074]以下的详细说明本质上仅为例示性，并不是用以限定本发明的实施例，或此等实施例的应用与使用。再者，并非意欲受到在先前的【
技术领域：
】、背景、【
发明内容】或以下的详细描述中提出的明示或暗示的理论所限制。[0075]可就功能及/或逻辑模块组件(blockcomponent)、以及各种处理步骤而在此描述本发明的实施例。应了解，可通过组构成执行特定功能的任何数目的硬件、软件、及/或韧体组件而实现此种模块组件。举例言之,本发明的实施例可使用各种集成电路组件,例如，存储组件、数字信号处理组件、逻辑组件、对照表(look-uptable)、或类似者，该集成电路组件可在一个或多个微处理器或其它控制装置的控制下执行多样功能。另外，凡熟悉该项技艺的人士可了解到本发明的实施例可结合任何数目的数据传输协议而予以施行，而在此所描述的系统仅为本发明的一个实施例。[0076]为求简要，关于晶体管设计与制造、闪存装置的控制、存储单元编程、存储单元抹除、存储单元软编程、存储单元验证操作、以及所述装置与系统(以及所述装置与系统的个别的操作组件)的其它功能态样的现有技术，在此可不详细描述。再者，在此所含的各种图标中所示的连接线用以代表例示的功能关联性及/或在各种组件之间的实体耦合。应注意，许多替代或额外的功能关联性或实体连接可展现于本发明的实施例中。[0077]如在此所使用者，“节点(node)”意指任何内部或外部参考点、连接点、接面、信号线、导电组件、或类似者，在节点中有给定的信号、逻辑位准、电压、数据型样、电流、或数量。此外，两个或两个以上的节点将可通过一个实体组件来实现(并且能够多任务(multiplex)、调变(modulate)、或甚至对在共享模式所接收或输出者区别两个或两个以上的信号)。[0078]下列叙述指的是“连接”或“耦合”在一起的组件或节点或特征。如在此所使用者，除非有以不同方式明确陈述，“连接”指一个组件/节点/特征与另一组件/节点/特征直接地接合(或直接地相连)，且非必要为机械上的。同样地，除非有以不同方式明确陈述，“耦合”指一个组件/节点/特征与另一组件/节点/特征直接地或间接地接合(或直接地或间接地相连)，且非必要为机械上的。因此，虽然图3所示的示意图描绘了组件的一个例示设置，但额外的中间组件(interveningelement)、装置、特征、或组件仍可展现于本发明的实施例中(假定系统的功能性没有受到不利地影响)。[0079]图3为根据本发明的例示实施例所组构的闪存系统300的示意图。系统300为实施例的简化图标，而系统300的实际部署可包含现有的组件、逻辑、组件、以及在图3中未显示的功能性。简而言之，系统300用于执行编程、验证、软编程、以及抹除使用虚拟接地架构的核心单元阵列302。就此而言，在核心单元阵列302内的存储单元可为双位存储单元(见图1)、单位元存储单元、或为任何合适组构的闪存单元。在实际的实施例中，核心单元阵列302分成多个扇区(sector)，其中，在扇区内的存储单元通过分享相同扇区地址的所有字符线而群集在一起。应了解，核心单元阵列302能以任何数目的不同组构来实现，举例而言，包括16个正常(normal)位以及16个互补(complimentary)位于16个单元上的128，000个单元。此外，核心单元阵列302可使用任何扇区数目(在实际的限制内)。[0080]闪存系统300包含耦合至核心单元阵列302的地址译码器304，在对核心单元阵列302所执行的各种操作(例如，编程、读取、确认、软编程、抹除)期间，用于译码输入及/或输出(1/0)信号。在此范例中，地址译码器304从系统控制器(未图标)或类似者接收地址总线信息。地址译码器304可耦合至位线选取与控制逻辑306，该位线选取与控制逻辑306适当地组构成选取一条或多条所需的位线，用以支持如在此所述的各种闪存操作。同样地，地址译码器304可耦合至字符线选取与控制逻辑308，该字符线选取与控制逻辑308适当地组构成选取一条或多条所需的字符线，用以支持如在此所述的各种闪存操作。系统300可使用已知的寻址(addressing)与交换(switching)技术以选取于核心单元阵列302中的所需的目标单元(或多个目标单元)，用于编程、软编程、读取、抹除、编程验证、抹除验证、软编程验证等等。[0081]闪存系统300可亦利用命令逻辑组件310，该命令逻辑组件310可包含状态机(statemachine)312或可与该状态机312相连。在系统300的例示实施例中，命令逻辑组件310及/或状态机312可以一般目的的处理器、内容可寻址存储、数字信号处理器、特殊应用集成电路、场可编程闸极阵列、任何合适的可程化逻辑装置、离散(discrete)闸极或晶体管逻辑、离散硬件组件、或其任何组合来实作或执行，设计成执行在此所描述的功能。就此而言，处理器可实现为微处理器、控制器、微控制器、或状态机。处理器亦可实作为运算装置的组合，例如，数字信号处理器与微处理器的组合、多个微处理器、一个或多个微处理器与数字信号处理器核心的连接、或任何其它此等组构。[0082]在此范例中，命令逻辑组件310利用适合的互连组件(interconnectionelement)、结构、或架构而耦合至核心单元阵列302。命令逻辑组件310与状态机312可自与系统控制器或与类似者所连接的数据总线接收命令或指令。所述命令或指令将引动(invoke)内嵌于命令逻辑组件310与状态机312中的算法。该算法执行关于编程、读取、抹除、软编程、验证、以及在此所描述的其它操作的各种工作与程序。此外，与在此所揭露的实施例有关而描述的方法或算法的步骤，可直接以硬件、以韧体、以通过处理器所执行的软件模块、或以其任何实际的组合来实现。软件模块可位于RAM存储、闪存、ROM存储、EPROM存储、EEPROM存储、缓存器、硬盘、可移式磁盘、CD-ROM、或在该【
技术领域：
】中已知的任何其它形式的储存媒体。[0083]闪存系统300可亦包含电压产生器组件314，该电压产生组件314耦合至核心单元阵列302、命令逻辑组件310、以及状态机312。电压产生器组件314是由命令逻辑组件310及/或状态机312所控制。电压产生器组件314适当地组构成产生所需的电压，该电压与编程、读取、抹除、软编程、以及验证核心单元阵列302中的存储单元有关。举例言之，电压产生器组件314可包含或利用一个或多个电荷泵(chargepump)、一个或多个电压分配器(voltagedivider)电路、及/或一个或多个不同的电压源。电压产生器组件314可被设计成提供任何数目的固定、可变、及/或动态可调整的电压信号。如以下所详述者，电压产生器组件314组构成产生并施加下列电压至核心单元阵列302，而无任何限制:被施加至目标单元的字符线的编程电压(VG);被施加至目标单元的可选取位线的漏极偏压电压(VD);被施加至目标单元的可选取位线的源极偏压电压(Vs);被施加至目标单元的字符线的验证电压；被施加至参考单元的字符线的验证电压；以及被施加至该参考单元的偏压电压。[0084]图4为描绘根据本发明的例示实施例的CHE编程操作的示意图。图4显示在以虚拟接地架构排列的存储存储装置阵列内的四个存储单元。虽并非为本发明的必要条件，但这些存储单元可为如前所述的双位存储单元；各单元包含对应于该阵列中的字符线的闸极、各单元包含对应于该阵列中的一条位线的可选取的源极/漏极、以及各单元包含对应于该阵列中的另一位线的可选取的漏极/源极。就此而言，图4显示第一位线BL1、第二位线BL2、被选取的字符线402、三条未被选取的字符线404、以及在该阵列中的目标单元406。实际上，未选取的字符线404为接地。目标单元406代表已被选取用于编程的存储单元，而其余三个单元则代表尚未被选取用于编程的单元。虽在图4中未显示，但该阵列将典型地包含不须被选取用于编程目标单元406的额外位线。未被选取的位线处于浮接(floating)状态或连接至极高的电阻以有效地产生开路(opencircuit)状况。[0085]在双位存储单元的情形中，图4描绘出对右位的编程操作:编程电压被施加至对应于目标单元406的字符线，亦即，字符线402;以及，漏极偏压电压被施加至对应于目标单元406的漏极的可选取的位线，亦即，BL2。根据现有的编程技术，BLl为接地(换句话说，在图4中的电阻组件408并不存在)。对此种现有的编程而言，该编程电压典型地大约为9.5伏特(volt)，漏极偏压电压典型地大约为4.0伏特，以及源极偏压电压则为接地而为O伏特。这些现有的编程条件，将在未被选取的字符线404之下、该阵列中的字符线之间、及/或该阵列的位线接触面积中潜在地导致过度的位线电流泄漏。图5显示此位线电流泄漏效应。图5为具有512条字符线的例示虚拟接地存储单元阵列中源极为接地的漏电流对漏极电压的图，其中，水平轴表示漏极偏压电压，而垂直轴则表示位线漏电流。如图5所示，随着漏极偏压电压增加，位线漏电流亦将增加，而对于大多数的漏极偏压电压而言(在此例中，大约高于2.7伏特)，该漏电流会超过10微安培。再次参照图4，想要的编程电流标为IPK，而不想要的位线漏电流则标为ImK。该漏电流流经该阵列，且在编程操作期间导致浪费的电力消耗。在闪存装置的生命期间，此寄生漏电流典型地增加，在后续的编程操作期间导致甚至更多浪费的电力消耗。[0086]根据本发明的实施例的编程操作亦可参照图4来描述。为解决过度漏电流的问题，在对应于目标单元406的源极(在此例中为BLl)的可选取的位线处建立正源极偏压电压。此正且非零的源极偏压电压在图4中标为Vs。在例示实施例中，正源极偏压电压可控制位线漏电流，且响应该阵列的写入周期状态、响应该装置的寿命、及/或响应其它操作条件、参数或规格，该正源极偏压电压可被适当地调整以达到该装置的想要的位线泄漏容差(tolerance)。[0087]可利用任何适合的技术、电路、结构或架构来进行建立正源极偏压电压。举例言之，可利用适当地组构的电压产生器(例如，在图3中的电压产生器组件314)而主动地产生该正源极偏压电压。然后，该主动地产生的源极偏压电压可通过其各别的金属线与位线触点(见图2)被施加至BL1。或者，可通过该闪存装置被动地产生该正源极偏压电压。举例言之，可响应流经目标单元406的电流、响应流经BLl的电流、或类似者而被动地产生该源极偏压电压。此种被动电压产生可利用被耦合于BLl与接地之间的被动电阻组件408而予以完成，如图4中所示者。流至接地的电流导致了跨于电阻组件408的电压降(voItagedrop)，并且，因此,对应于BLl节点的Vs电位将被拉高(pulledup)。电阻组件408的特定值根据想要的源极偏压电压、以及根据在此编程期间将流经电阻组件408的电流的预估量来选取。尤其，电阻组件408以虚线显示以表示于闪存装置中包含该电阻组件408视需要而定的。[0088]以下的电压范围为典型用于执行以上所述的新编程技术的例示的闪存装置(具有双位存储单元阵列):编程电压为介于8.0伏特与11.0伏特之间；漏极偏压电压为介于3.5伏特与5.0伏特之间；以及，正源极偏压电压为介于0.3伏特与1.0伏特之间。在有接地的源极的情况下，增加与在现有编程操作期间所使用的漏极偏压电压有关的漏极偏压电压亦可能为必要的。因而，该闪存装置可适当地组构成响应于正源极偏压电压，调整漏极偏压电压。举例言之，若现有的编程操作利用4.0伏特的漏极偏压电压以及接地的源极(BLl为接地)，则根据本发明的对应的编程操作可使用4.4伏特的漏极偏压电压以及0.6伏特的源极偏压电压(例如，0.6伏特被建立在BLl)。在实际应用上，漏极源极偏压电压的增加无须等于所需的源极偏压电压，而漏极至源极(drain-to-source)偏压电压的增加则可小于所需的源极偏压电压。[0089]在实际应用上，各单元的位线形成于半导体衬底中，如上所述在双位存储单元100(见图1)的说明中。关于编程操作，该半导体衬底典型为接地。在此范例中，各单元的所述位线具有N型导电率，而该半导体衬底则具有P型导电率。因而，在BLl建立正源极偏压电压减少了从BLl到BL2的位线漏电流。换句话说，该正源极偏压电压导致了BLl至衬底的接面处的反向偏压(reversebias),此将停止自BLl至BL2的漏电流电流。[0090]图6为针对用于具有512条字符线的例示虚拟接地存储单元阵列的不同漏极偏压电压中，漏电流对所施加的源极偏压电压的图，其中，水平轴表示该正源极偏压电压，而垂直轴则表示位线漏电流。每一描点(Plot)代表不同的漏极偏压电压。此图显示典型测量到的视位于各种高Vds电位处的Vs而定的漏电流。一般而言，就给定的Vs而言，漏电流的量会随着Vds的增加而增加。此外,就给定的Vds而言,漏电流的量会随着Vs的增加而减少。因此，所施加的Vs的确切选取取决于特定的闪存装置所允许的最大漏电流容差。在图6中，举例言之，对所有的Vds电位而言，为达到每一位线的漏电流小于10微安培，必须施加最少量为大约0.6伏特的Vs。若该特定的装置规格可容许较多的漏电流，则可应用较低的Vs电位。[0091]在上所述的编程技术也促进使用具有较短信道长度的单元而不会在编程操作期间产生过度的泄漏。一般而言，由于信道电阻的减少，当信道长度减少时，漏电流会增加。因而，当闪存装置尺寸缩小时，漏电流变得更形显著。利用适当地调整的Vs电压可减少此种漏电流，使得能够实现较短的信道长度而不会有显著的操作电力损耗。[0092]图7为描绘根据本发明的实施例的验证操作的示意图。图7显示以虚拟接地架构排列的存储存储装置阵列内的四个存储单元。在图7中的所述存储单元的设置与操作均类似于以上所述的图4，而共同的特征、组件、以及功能性在此将不再赘述。图7显示第一位线BLl、第二位线BL2、被选取的字符线502、三条未被选取的字符线504、在该阵列中的目标单元506、以及耦合于BLl与接地之间的视需要的电阻组件508。目标单元506代表已被选取用于验证操作(例如，编程验证、软编程验证、或抹除验证)的单元，而其余三个存储单元则代表尚未被选取用于验证的单元。[0093]取决于特定的验证操作，执行闪存验证操作，用以检查是否目标存储单元的Vt是在对应于可接受的抹除状态或可接受的编程状态的所需范围内。单元的临界电压Vt，定义为闸极电压，在该闸极电压单元传导参考电流(典型地，该参考电流位准约为10微安培)在固定的漏极至源极电压(典型地，约为1.2伏特)。就此而言，图8显示在例示双位存储单元阵列中的一些单元的抹除单元临界电压分布与编程单元临界电压分布，以及需要软编程的过度抹除(over-erased)单元的分布图600。尤其，图8显示了例示双位存储阵列的特性单元临界电压分布曲线，显示所需的抹除单元临界电压分布602、以及所需的编程单元临界电压分布604。[0094]在抹除操作后，一些单元可能已被过度抹除(over-erased)，对已过度抹除的所述单元(斜线区域606)而言，产生过低的Vt值，可能会导致后续的读取、编程验证、或抹除操作的问题。软编程技术典型地用以改正所述已被过度抹除的单元，通过将一个或多个软编程脉冲施加至所述已被过度抹除的单元。软编程将这些单元的低Vt拉高而高于软编程验证Vt参考位准(以组件符号608标识)，以有效地缩窄在阵列中已被抹除的单元的Vt分布。软编程验证通过将目标存储单元中所产生的电流与传导参考电流的参考存储单元的电流(典型地，该参考电流位准约为10微安培)作比较来执行。在此范例中，该软编程验证Vt参考位准为0.7伏特(以组件符号608标识)。[0095]在抹除操作之后，一些单元可仍保持为未抹除完全(under-erased)，对这些未抹除完全的单元而言，将产生过高的Vt值。在此范例中，若单元的Vt超过1.7伏特(以组件符号610标识)，则该单元将为未抹除完全、未抹除(un-erased)、或已编程的。抹除验证通过将目标存储单元中所产生的电流与传导参考电流的参考存储单元的电流作比较来执行。在此范例中，该抹除验证Vt参考位准为1.7伏特。若单元为未抹除完全,则一个或多个额外的抹除脉冲将被施加至该单元，藉以使该单元的Vt能低于抹除验证Vt参考位准。[0096]在编程操作后，一些单元可仍保持为未编程完全(under-programmed),对这些未编程完全的存储单元而言，将产生出过低的Vt值。现有的编程技术通过施加一个或多个额外的编程脉冲至未编程完全的单元来改正该未编程完全的单元。此种额外编程提高(或改正)了这些单元上的低VT。编程验证通过将目标存储单元所产生的电流与传导参考电流的参考存储单元的电流作比较来执行。在此范例中，该编程验证Vt参考位准为4.0伏特(以组件符号612标识)。[0097]图7为描绘用于左位的一般验证操作:施加验证电压至对应于目标单元506的字符线，即，字符线502;以及，施加漏极偏压电压至对应于目标单元506的漏极的可选取的位线，即，位线BL2。根据现有的验证技术，BLl为接地(换言之，在图2中所示的电阻组件508并不存在)。就此种现有验证而言，该漏极偏压电压典型地约为1.2伏特，而该源极偏压电压则予以接地而为O伏特。这些现有的验证条件在未被选取的字符线504之下、在该阵列中的字符线之间、及/或在该阵列的位线接触面积中(如以上在现有的编程操作中所述者)可潜在地导致过度的位线电流漏流。在图7中，想要的验证电流标为Ivfy，而不想要的位线漏电流则标为Lak。该漏电流流经BL2，且可能当验证程序在比较于BL2所量得的电流与参考电流时导致错误产生。在验证操作期间，此问题特别重要，其典型地需要将非常低的电流(例如，仅为10微安培)精确地传导流经该目标单元。在如此低的验证电流下，即便是些微的漏电流(例如，4微安培)亦能在验证程序中引进显著的错误。[0098]根据本发明的实施例的验证操作亦可参照图7予以描述。以下的叙述适用于编程验证操作、抹除验证操作、以及软编程验证操作。为解决过度漏电流的问题，在对应于目标单元506的源极(在此例中为BLl)的可选取的位线处建立正源极偏压电压。在图7中，此正且非零的源极偏压电压标为Vs。在例示实施例中，正源极偏压电压可控制位线漏电流，且响应该阵列的写入周期状态、响应该装置的寿命、及/或响应其它操作条件、参数或规格，该正源极偏压电压可被适当地调整以达到该装置想要的位线泄漏容差。[0099]可利用任何合适的技术、电路、结构、或架构来执行建立该正源极偏压电压。尤其，可使用，例如，在图4中所述的新编程操作的技术，可主动地或被动地产生该正源极偏压电压。[0100]取决于特定的验证操作，该验证电压可代表编程验证电压、抹除验证电压、或软编程验证电压。该特定的电压位准可根据想要的或预期的验证电流而变动。以下的电压范围典型用于实行在此所述的验证技术的例示闪存装置(具有双位存储单元的阵列)，:该漏极偏压电压介于1.0伏特与1.5伏特之间；而该正源极偏压电压则介于0.2伏特与0.4伏特之间。就如上所述对编程操作而言，增加与在现有验证操作期间所使用的漏极偏压电压有关的漏极偏压电压亦可能为必要的。亦如上所述对该编程操作而言，该半导体衬底在验证操期间典型地为接地，并且在BLl处建立正源极偏压电压减少了自BLl到BL2的位线漏电流。[0101]实际上，该正源极偏压电压可显著地减少或消除该ImK成分，致使该Ivfy电流可被准确地处理。换言之，根据本发明的例示实施例的验证操作并未包含现有的验证操作中的内在错误来源。在例示实施例中，施加正Vs偏压电位能将漏电流控制至可容许的范围内，例如，一微安培。该闪存系统得到流经该目标单元的量测电流(再次地，此量测电流包含微小(若有的话)的位线漏电流)、以参考单元产生对应的参考电流、以及比较该量测电流与该参考电流，藉以得到比较指示标(comparisonindicator)。在理想上,该量测电流将非常地接近实际的验证电流。基于该比较指示标，该闪存系统可继而决定用于该目标单元的给定的Vt是否合适。[0102]参考图8，在编程验证操作期间，该闪存系统可决定是否该比较指示标对应于高于或低于该编程验证参考位准612的VT。同样地，在抹除验证操作期间，该闪存系统可决定是否该比较指示标对应于高于或低于该抹除验证参考位准610的VT。同样地，在软编程验证操作期间，该闪存系统可决定是否该比较指示标对应于高于或低于该软编程验证参考位准608的VT。该量测电流与该参考电流的该比较，以及该比较的结果的处理，可根据已知方法来执行。此种已知态样的闪存验证操作在此将不详细说明。[0103]虽然已在先前详细描述中提出至少一个例示实施例，但应了解存在有大量的变化。亦应了解，在此所述的例示实施例并非意欲以任何方式限制本发明的范畴、应用性或组构。相反地，先前的详述将提供熟习该技艺者方便的蓝图用于实作所述的实施例。应了解至IJ，在不脱离本发明的范畴下，可对组件的功能与组构作各种改变，其中本发明的范畴是由所附的申请专利范围所界定，该申请专利范围包含了在提出此申请案的当时的已知等效及预见等效者。【权利要求】1.一种非易失性存储装置的编程方法，该非易失性存储装置具有以虚拟接地架构排列的单元阵列，每一单元包含对应于在该阵列中字符线的闸极、对应于在该阵列中位线的可选取的源极/漏极、以及对应于在该阵列中位线的可选取的漏极/源极，该方法包括:在该阵列中选取目标单元用于编程；施加编程电压至对应于该目标单元的字符线；施加漏极偏压电压至对应于该目标单元的漏极的第一可选取的位线；以及在对应于该目标单元的源极的第二可选取的位线处，通过响应流经该第二可选取的位线而被动地产生该正源极偏压电压而建立正源极偏压电压，其中，该正源极偏压电压是响应该阵列的写入周期状态而被调整。2.如权利要求1所述的非易失性存储装置的编程方法，其中，被动地产生该正源极偏压电压包括将电流流经耦合于该第二可选取的位线和接地之间的被动电阻组件。3.如权利要求1所述的非易失性存储装置的编程方法，其中:该编程临界电压是在8伏特到11伏特之间；该漏极偏压电压是在3.5伏特到5.0伏特之间；以及该正源极偏压电压是在0.3伏特到1.0伏特之间。4.一种非易失性存储装置的编程方法，该非易失性存储装置具有以虚拟接地架构排列的单元阵列，每一单元包含对应于在该阵列中字符线的闸极、对应于在该阵列中位线的可选取的源极/漏极、以及对应于在该阵列中位线的可选取的漏极/源极，该方法包括:在该阵列中选取目标单元用于编程；施加编程电压至对应于该目标单元的字符线；施加漏极偏压电压至对应于该目标单元的漏极的第一可选取的位线；响应该阵列的写入周期状态而调整正源极偏压电压；以及在对应于该目标单元的源极的第二可选取的位线处，以该正源极偏压电压来控制位线漏电流。5.如权利要求4所述的非易失性存储装置的编程方法，进一步包括响应位线泄漏容差而界定该正源极偏压电压。6.如权利要求4所述的非易失性存储装置的编程方法，进一步包括响应该正源极偏压电压而调整该漏极偏压电压。7.—种验证对非易失性存储装置所执行的操作的方法，该非易失性存储装置具有以虚拟接地架构排列的单元阵列，每一单元包含对应于在该阵列中字符线的闸极、对应于在该阵列中位线的可选取的源极/漏极、以及对应于在该阵列中位线的可选取的漏极/源极，该方法包括:施加验证电压至对应于目标单元的该字符线；施加漏极偏压电压至对应于该目标单元的漏极的第一可选取的位线；在对应于该目标单元的源极的第二可选取的位线处，以正源极偏压电压来控制位线漏电流，其中，该正源极偏压电压是响应该阵列的写入周期状态而被调整；处理流经该目标单元的验证电流。8.如权利要求7所述的验证对非易失性存储装置所执行的操作的方法，其中:该漏极偏压电压是在1.0伏特到1.5伏特之间；以及该正源极偏压电压是在0.2伏特到0.4伏特之间。9.如权利要求7所述的验证对非易失性存储装置所执行的操作的方法，其中:每一单元的位线形成于半导体衬底中；以及该方法进一步包括将该半导体衬底接地。10.如权利要求9所述的验证对非易失性存储装置所执行的操作的方法，其中:每一单元的位线具有N型导电率；该半导体衬底具有P型导电率；以及控制位线漏电流包括在该第二可选取的位线处建立该正源极偏压电压以减少从该第二可选取的位线到该第一可选取的位线的位线漏电流。【文档编号】G11C16/34GK103971745SQ201410172165【公开日】2014年8月6日申请日期:2007年4月5日优先权日:2006年4月5日【发明者】A·梅克尔-马尔-蒂罗斯安,E·朗尼,M·兰道夫,M·丁申请人:斯班逊有限公司