闪存及其相关程划方法
【专利摘要】本发明提供一种闪存，包含：一程划电压产生器、多个存储单元、一限流单元与一多位程划控制单元。程划电压产生器于检测周期时提供固定值的程划电压，于程划周期时提供动态调整的该程划电压；多个存储单元接收该程划电压并于多条数据线上产生多个漏极电流与多个数据线电压；一限流单元连接至该些数据线，该限流单元接收一参考电流与一参考电压以控制该些漏极电流；以及，多位程划控制单元连接至该些数据线；其中，该多位程划控制单元于该检测周期时，检测出该些数据线电压中具最低电压值的数据线；并且，于该程划周期时，将该数据线电压作为一反馈电压传递至该程划电压产生器以产生动态调整的该程划电压。
【专利说明】闪存及其相关程划方法
【技术领域】
[0001]本发明是关于一种闪存，且特别是有关于能够同时程划(program)多个位(bit)的闪存及其相关程划方法。
【背景技术】
[0002]闪存为可电性程划(可重复写入)的非易失性数据储存提供了一优秀的解决方案，故已被广泛运用于数据的储存。
[0003]请参照图1,其所绘示为已知闪存示意图。闪存包括存储阵列(memory array) 10、以及路径控制电路(path control circuit) 18。其中，存储阵列10由多个存储单元11、12形成。每个存储单元11、12皆包括一选择晶体管与一储存晶体管，且储存晶体管可以是一金属氧化物半导体晶体管，其包括栅极、漏极、源极与电荷储存结构，例如一浮接栅极(floating gate)。其中，每个存储单元中11、12中的储存晶体管Ma、Mb皆可储存数据,例如I位的数据。
[0004]如图1所示，第一存储单位11包括有晶体管Pa与Ma，分别为选择晶体管与储存晶体管；第二存储单位12则设有晶体管Pb与Mb，分别为选择晶体管与储存晶体管。其中，选择晶体管为P沟道金属氧化物半导体晶体管，储存晶体管则是具有电荷储存结构的P沟道金属氧化物半导体晶体管。晶体管Pa与Pb的源极耦接一电源电压VI，栅极则于节点n0共同耦接一选择电压Vsel。晶体管Ma与Mb的栅极沿一控制线而于节点nl (—控制线端)共同耦接一程划电压Vpgm。晶体管Ma、Mb的漏极连接至路径控制电路18。
[0005]基本上，在程划第一存储单位11的期间，路径控制电路18先导通第一存储单元11而断路其它存储单元。并且，选择电压Vsel被设定成可使晶体管Pa导通，使一第一程划电流Ipgml根据程划电压Vpgm而导通于晶体管Ma的漏极与源极间。因此，第一程划电流Ipgml通过晶体管Ma时，将使得电荷(如电子)被注入至浮接栅极，让储存晶体管的临限电压(threshold voltage)随之改变,藉此程划该晶体管Ma(储存晶体管)。
[0006]当第一存储单位11程划完毕后，继续程划第二存储单位12。同理，在程划第二存储单位12的期间，路径控制电路18先导通第二存储单元12而断路其它存储单元。并且，选择电压Vsel被设定成可使晶体管Pb导通，使一第二程划电流Ipgm2 (未绘示)根据程划电压Vpgm而导通于晶体管Mb的漏极与源极间。因此，第二程划电流Ipgm2通过晶体管Mb时，将使得电荷(如电子)被注入至浮接栅极，让储存晶体管的临限电压随之改变，藉此程划该晶体管Mb。
[0007]再者，利用相同的方式继续程划下一个存储单元，直到所有的存储单元皆完成程划为止。
[0008]由以上说明可知，已知闪存需要逐一进行存储单元的程划，也就是每次仅进行I位的程划，亦即，每次仅进行一个储存晶体管的程划。由于每个储存晶体管的特性不一，在程划的过程中需要根据每个储存晶体管的特性来改变程划电压Vpgm藉以控制各别的程划电流，以完成各别储存晶体管的程划。因此，已知闪存无法同时程划多个位，所以已知闪存进行程划的时间将会很冗长。
【发明内容】
[0009]本发明着重于提供一种可同时程划多个位的闪存，以有效地降低程划时间。
[0010]本发明是有关于一种闪存，包含:一程划电压产生器，于检测周期时提供固定值的程划电压，于程划周期时提供动态调整的该程划电压；多个存储单元，接收该程划电压并于多条数据线上产生多个漏极电流与多个数据线电压；一限流单元，连接至该些数据线，该限流单元接收一参考电流与一参考电压以控制该些漏极电流；以及一多位程划控制单元，连接至该些数据线；其中，该多位程划控制单元于该检测周期时，检测出该些数据线中的一特定数据其电压值为最低；并且，于该程划周期时，将该特定数据线电压作为一反馈电压传递至该程划电压产生器以产生动态调整的该程划电压。
[0011]本发明还提出一种闪存中同时程划多个存储单元的方法，包含下列步骤:提供一初始电压至多个存储单元；在多个存储单元之中决定一特定存储单元，其具有最小的一临限电压；以及利用 该特定存储单元的一数据线电压变化所对应产生的一程划电压来同时程划该些存储单元。
[0012]为了对本发明的上述及其它方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下。
【专利附图】
【附图说明】
[0013]图1所绘示为已知闪存示意图。
[0014]图2A所绘示为运用于程划单一存储单元的电路示意图。
[0015]图2B为程划周期中的程划电流Ipg、反馈电压VFB、与程划电压Vzcl的示意图。
[0016]图3所绘示为本发明闪存示意图。
[0017]图4A至图4C所绘示为本发明闪存的具体实施例。
[0018]图5所绘示为本发明闪存中同时程划多个位的流程示意图。
[0019][标号说明]
[0020]10存储阵列11、12 存储单元
[0021]18路径控制电路22存储单元
[0022]24限流器26程划电压产生器
[0023]25,27 放大器310、410存储阵列
[0024]320,420程划电压产生器 330、430多位程划控制单元
[0025]332,432最小临限电压检测器334、434反馈电压选择器
[0026]336,436程划完成检查单元 340、440限流单元
[0027]422、442放大器433赢者全拿电路
[0028]437、438 与门439延迟单元
【具体实施方式】
[0029]首先，先介绍本发明运用于程划单一存储单元的相关电路。请参考图2A，其所绘示为运用于程划单一存储单元的电路示意图。闪存中至少包括一存储单元22、一程划电压产生器26、以及一限流器24。其中，存储单元22是位于闪存的存储阵列中，且存储单元22包括一选择晶体管Pa与一储存晶体管Ma。再者，选择晶体管Pa为p沟道金属氧化物半导体晶体管，储存晶体管Ma则是具有电荷储存结构的P沟道金属氧化物半导体晶体管。电荷储存结构可为一浮接栅极。
[0030]选择晶体管Pa的源极耦接一电源电压VSL，栅极耦接于选择电压Vzwl，而OV的选择电压Vzwl代表此选择晶体管Pa已被选定而导通。储存晶体管Ma的栅极沿一控制线(control line)稱接于一程划电压Vzcl。晶体管Ma的漏极则沿一数据线(data line)率禹接于节点nl。其中,数据线又被称为位线(bit line)。
[0031 ] 在程划储存晶体管Ma的期间，选择晶体管Pa导通，使一程划电流Ipg可根据程划电压Vzcl而被导通于晶体管Ma的漏极与源极间。
[0032]限流器24耦接于节点nl以接收程划电流Ipg。再者，限流器24包括两晶体管(如η沟道金属氧化物半导体晶体管)Nla与N2a，以及一放大器25 (如一运算放大器)。晶体管Nla有一栅极、一漏极与一源极,分别稱接于放大器25输出端、节点n2与一接地电压Vss,而参考电流Iref即是被供应至节点n2。晶体管N2a亦有一栅极、一漏极与一源极，分别耦接于放大器25输出端、节点nl与接地电压Vss。放大器25有一对输入端，分别耦接节点n2、与一参考电压Vref。
[0033]程划电压产生器26包括一放大器27 (如一差动放大器)，连接至供应电压VZCLI ；放大器27有一正输入端、一负输入端与一输出端,分别稱接节点nl、参考电压Vref与储存晶体管Ma的栅极。
[0034]于限流器24中，放大器25藉由其两输入端间的虚拟短路(virtual shortcircuit)而将晶体管Nla的参考电流Iref关联于参考电压Vref。在此一实施例中，参考电流Iref与参考电压Vref皆会在程划期间维持为常数。如此，由晶体管Nla与N2a形成的电流镜便可将程划电流Ipg的大小限制在参考电流Iref的附近。
[0035]于程划电压产生器26中，节点nl的反馈电压VFB也会反映电流程划Ipg的大小。当电流程划Ipg随着晶体管Ma的程划而升高时，反馈电压VFB也会随之升高，使反馈电压VFB与参考电压Vref间的电压差扩大，而放大器27也就会逐渐升高程划电压Vzcl而使得程划电流Ipg逐渐降低。
[0036]请参照图2B,其为程划周期(program cycle)中的程划电流Ipg、反馈电压VFB、与程划电压Vzcl的示意图。如图所示，当程划周期开始时，储存晶体管Ma的漏极电流Ipg(程划电流)会跳升至较高的水平。连带地，反馈电压VFB也升高至较高的电平。响应反馈电压VFB的升高，程划电压产生器26会增加储存晶体管Ma的栅极电压Vzcl (程划电压)。程划电压Vzcl升高后，晶体管Ma的导通就会受限，而程划电流Ipg就会降低而追随参考电流Iref0随着程划电流Ipg的降低，反馈电压VFB也会降低而趋近参考电压Vref。再者，于程划周期中，由于储存晶体管的临限电压持续改变，将使得程划电压Vzcl持续上升以维持固定的程划电流(Ipg)。当反馈电压VFB接近于参考电压Vref且程划电压Vzcl接近供应电压VZCLI时，则代表结束程划周期。
[0037]举例来说，用以程划图2A闪存的电源电压VSL、供应电压VZCLI与参考电压Vref可分别设定为5.7,8.5与0.3伏，参考电流Iref则可被设为12微安(micro-amp);在程划期间，放大器27会将程划电压Vzcl由2.7伏升高至8.3伏，以使电流Ipg由13.3微安降低至12微安，而反馈电压VFB则由1.6伏降为0.3伏。
[0038]本发明的实施例是修改图2A的电路，进而成为可同时程划多个位的闪存。根据本发明的实施例，在程划周期之前的检测周期(detecting cycle)，需要在多个存储单元中找寻具备最低临限电压值的储存晶体管，而此储存晶体管可称为慢速位(slow bit)。
[0039]当提供相同的一个程划电压至多个存储单元时，其它存储单元所产生的漏极电流皆会大于慢速位所产生的漏极电流。因此，运用于程划慢速位的程划电压，也可以成功地程划其它储存晶体管。亦即，本发明的特征即利用程划慢速位的程划电压来同时程划其它储存晶体管。
[0040]根据本发明的实施例，于程划周期开始时，即利用慢速位所产生的数据线电压作为反馈电压，传递至程划电压产生器，并利用所产生的程划电压来程划所有的存储单元，完成同时程划多个位的目的。以下的说明是以同时程划8个存储元件(亦即，同时程划一个字节byte)为范例来作说明，当然本发明并不限定于同时程划存储元件的数目。
[0041]请参照图3，其所绘示为本发明闪存示意图。闪存的存储阵列310中至少包括8个存储单元，且程划电压产生器320所产生的一程划电压(Vzcl)同时传递至该8个存储单元。而该8个存储单元经由8条数据线连接至限流单元340，而每条数据线上的数据线电压是以DL〈0>?DL〈7>来表示。
[0042]再者，多位程划控制单元330连接至该8条位线以接收数据线电压DL〈0>?DL〈7>。于本实施例中，多位程划控制单元330包括:最小临限电压检测器332、反馈电压选择器334、程划完成检查单元336。其中，于检测周期，最小临限电压检测器332根据数据线电压DL〈0>?DL〈7>决定一具最小临限电压的存储单元，并利用切换信号SW〈0>?SW〈7>传递至反馈电压选择器334。其中，具最小临限电压的存储单元是代表该存储单元中的储存晶体管具最小的临限电压。
[0043]于程划周期时，反馈电压选择器334选择8个数据线电压DL〈0>?DL〈7>其中之一作为反馈电压VFB，并传递至程划电压产生器320，使得程划电压产生器320得以产生该程划电压Vzcl。
[0044]程划完成检查单元336监测8个数据线电压DL〈0>?DL〈7>以及程划电压Vzcl的变化。并且据以决定该8个存储单元(I个字节)是否程划完成。于确定程划完成时，程划完成检查单元336产生完成信号FINISH以禁能该程划电压产生器320与限流单元340，并结束程划周期。
[0045]请参照图4A至图4C，其所绘示为本发明闪存的具体实施例。
[0046]如图4A所示,存储阵列410中包括8个存储单元410?417,皆具有选择晶体管PaO?Pa7以及储存晶体管MaO?Ma7。所有选择晶体管PaO?Pa7的源极皆耦接一电源电压VSL,栅极稱接于选择电压Vzwl,而OV的选择电压Vzwl代表此选择晶体管PaO?Pa7已被选定而导通。所有储存晶体管MaO?Ma7的源极连接至相对应选择晶体管PaO?Pa7的漏极，栅极沿一控制线(control line)耦接于一程划电压Vzcl，漏极则分别连接至的数据线 DL〈0> ?DL〈7>。
[0047]限流单元440包括9个晶体管(如η沟道金属氧化物半导体晶体管)NaO?Na8，以及一放大器442 (如一运算放大器)。晶体管NaO?NaS的一栅极皆耦接于放大器442输出端，一源极皆耦接于接地电压Vss。晶体管NaO?Na7的一漏极连接至对应的8条数据线DL〈0>?DL〈7> ;于放大器442的第一输入端稱接至晶体管Na8的漏极以接收一参考电流Iref，第二输入端接收一参考电压Vref。
[0048]程划电压产生器420包括:一第一开关PWl，于闭路状态(close state)时程划电压Vzcl为固定值的初始电压VPGM_INI 放大器(如一差动放大器)422，连接至供应电压VZCLI ;放大器422有一正输入端接收反馈电压VFB，一负输入端接收参考电压Vref，与一输出端；以及一第二开关PW2于闭路状态时可提供动态调整的程划电压Vzcl。其中，第一开关PWl与第二开关PW2不会同时处于闭路状态。
[0049]多位程划控制单元430接收8个数据线电压DL〈0>?DL〈7>以及程划电压Vzcl，并在程划周期结束时传送一完成信号FINISH至程划电压产生器420以及限流单元440的禁能端DISABLE以停止运作。
[0050]根据本发明的实施例，于检测周期时，程划电压产生器420中的第一开关PWl为闭路状态，使得程划电压Vzcl为固定值的初始电压VPGM_INI。由于存储单元410?417中的储存晶体管MaO?Ma7的临限电压不一致，因此根据初始电压VPGM_INI所产生的漏极电流IpgO?Ipg7会不相同。基本上，最低临限电压的储存晶体管(慢速位)的漏极电流会最小，因此对应的数据线电压会最低。
[0051]于检测周期时，多位程划控制单元430即根据8个数据线电压DL〈0>?DL〈7>中的最低值来决定具最小临限电压的储存晶体管(慢速位)。接着，在程划周期时，将慢速位的数据线电压作为反馈电压VFB，并提供至程划电压产生器420以产生程划电压Vzcl。
[0052]如图4B所示，最小临限电压检测器432可决定8个数据线电压DL〈0>?DL〈7>中的最低值；并且，反馈电压选择器434可将最低值的数据线电压作为反馈电压VFB。
[0053]举例来说，于检测周期时，第5数据线电压DL〈5>最低。因此，第5数据线电压DL<5>在程划周期时将会作为反馈电压VFB，并提供至程划电压产生器420以产生程划电压Vzcl ο
[0054]在程划周期时，程划电压产生器420的第二开关PW2为闭路状态，且多位程划控制单元430将最低值的数据线电压，例如第5数据线电压DL〈5>，作为反馈电压VFB传递至程划电压产生器420。因此，放大器422即根据参考电压Vref与反馈电压VFB之间的关系产生程划电压Vzcl至8个存储单元410?417，以同时程划8个存储单元410?417。如同图2B所示，在程划周期的过程，程划电压Vzcl持续上升以维持程划电流(例如第5程划电流Ipg5)接近于参考电流Iref。而反馈电压VFB会逐渐降低并接近于参考电压Vref。
[0055]在程划周期的过程中，除了反馈电压VFB会逐渐降低并接近于参考电压Vref，其它的数据线电压也会逐渐降低并接近于参考电压Vref，并且程划电压Vzcl会上升至供应电压VZCLI附近。而当程划电压Vzcl达到且被限制在供应电压VZCLI的电平时，8个数据线电压DL〈0>?DL〈7>会因系统反馈饱和而逐渐增加。因此，本发明的多位程划控制单元430会持续监测8个数据线电压DL〈0>?DL〈7>以及程划电压Vzcl0当8个数据线电压DL〈0>?DL〈7>皆大于第一预设值且程划电压Vzcl大于第二预设值时，确定8个存储单元410?417皆已程划完成。此时，多位程划控制单元430输出完成信号FINISH，使得电压产生器420以及限流单元440停止运作。其中，图4C的程划完成检查单元436可进行上述动作并输出完成信号FINISH。
[0056]请参照图4B与图4C，其所绘示为本发明多位程划控制单元的详细电路图。多位程划控制单元中包括一最小临限电压检测器432、一反馈电压选择器434、与一程划完成检查单元436。当然，图4B与图4C仅是多位程划控制单元的一个具体实施例，本领域技术人员当然也可以利用其它的电路来完成最小临限电压检测器432、反馈电压选择器434、与程划完成检查单元436所具备的功能。
[0057] 如图4B所示，最小临限电压检测器432中包括一8位赢者全拿电路(8-bit winnertake all circuit，简称WTA电路)433。而WTA电路433是模拟电路设计中的应用电路，其详细动作原理不再赘述。如图所示，8个晶体管TO~T7的栅极分别连接至8个数据线电压DL〈0>~DL〈7>，8个晶体管TO~T7的源极连接至Vdd，8个晶体管TO~T7的漏极分别连接至WTA电路433的8个输入端inO~in7。再者，8个电阻R分别连接至Vdd与WTA电路433的8个输出端o0~07，使得8个输出端8个输出端o0~07产生8个输出信号V<0> ~V〈7>。
[0058]当8个数据线电压DL〈0>~DL〈7>输入WTA电路433后，仅有最低值的数据线电压所对应的输出端可产生输出电流并且等于偏压电流Ibias。其它输出端上的输出电流皆为O。举例来说，假设第5数据线电压DL〈5>为最小值，因此第5输出电流15等于偏压电流Ibias，而其它输出电流10~14以及16~17皆为O。在上述的情况下，输出信号V〈0>~V〈4>以及V〈6>~V〈7>皆为Vdd ;仅有输出信号V〈5>的电压小于Vdd(约等于Vdd-RX Ibias)。
[0059]因此，利用8个比较器CO~C7来判断8个输出信号V〈0>~V〈7>与(Vdd_0.2)之间的关系后，输出8个切换信号SW〈0>~SW〈7>。很明显地，当第5数据线电压DL〈5>为最小值时，仅有第5切换信号SW〈5>为高电平，其余切换信号SW〈0>~V〈4>以及SW〈6>~V<7>皆为低电平。
[0060]请再参照图4B，反馈电压选择器434包括8个与门AO~A7分别进行8个切换信号SW〈0>~SW〈7>与反相完成信号F/ΛΥΛ?/之间的运算。很明显地，当完成信号FINISH为低电平且第5切换信号SW〈5>为高电平而其余切换信号SW〈0>~V〈4>以及SW〈6>~V〈7>皆为低电平时，仅晶体管m5开启并使得第五数据线电压DL〈5>成为反馈电压VFB。
[0061]根据本发明的实施例，除非程划失败，否则于程划周期的后段，8个数据线电压DL〈0>~DL〈7>会下降至参考电压Vref附件，并且程划电压Vzcl会上升至供应电压VZCLI附近。而当程划电压Vzcl达到且被限制在供应电压VZCLI的电平时，8个数据线电压DL〈0>~DL〈7>会因系统反馈饱和而逐渐增加。
[0062]因此，如图4C所示，程划完成检查单元436中利用8个比较器c0~c7所组成的第一比较电路来判断8个数据线电压DL〈0>~DL〈7>与(Vref+0.2)之间的关系。并且，利用比较器c8所组成的第二比较电路来判断程划电压Vzcl与(VZCL1-0.3)之间的关系。当8个数据线电压DL〈0>~DL〈7>皆大于(Vref+0.2)时，与门437产生高电平的检测过关信号DET_PASS。当程划电压高于(VZCL1-0.3)时，产生高电平的程划电压过关信号ZCL_PASS。因此，与门438输出高电平，并经由延迟单元439产生高电平的完成信号FINISH，以通知程划电压产生器420以及限流单元440结束程划周期。
[0063]基本上，用以程划图4A至图4C的闪存的电源电压VSL、供应电压VZCLI与参考电压Vref可分别设定为5.7,8.5与0.3伏，参考电流Iref则可被设为12微安；在程划周期时，放大器422会将程划电压Vzcl由2.7伏升高至超过8.3伏，以使电流Ipg由13.3微安降低至12微安，而数据线电压DL〈0>?DL〈7>则由1.6伏降为0.3伏。
[0064]请参照图5，其所绘示为本发明闪存中同时程划多个位的流程示意图。首先，提供一初始电压至多个存储单元(步骤S502)。接着，在多个存储单元之中决定一特定存储单元，其具有最小的临限电压(步骤S504);接着，利用特定记忆体的数据线电压变化所对应产生的程划电压来同时程划多个存储单元(步骤S506)。
[0065]由以上的说明可知，本发明的优点是提出一闪存及其相关程划方法。于检测周期时，利用步骤504的方式寻找出一慢速位。接着，于程划周期开始时，利用该慢速位所产生的数据线电压作为反馈电压，并传递至程划电压产生器。而利用程划电压产生器所产生的程划电压来程划所有的存储单元，即可同时程划多个位，并且有效地降低程划时间。
[0066]综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本领域技术人员在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视所附的权利要求范围所界定者为准。
【权利要求】
1.一种闪存，包含: 一程划电压产生器，于一检测周期时提供固定值的一程划电压，于一程划周期时提供动态调整的该程划电压； 多个存储单元，接收该程划电压并于多条数据线上产生多个漏极电流与多个数据线电压； 一限流单元，连接至该多条数据线，该限流单元接收一参考电流与一参考电压以控制该多个漏极电流；以及 一多位程划控制单元，连接至该多条数据线；其中，该多位程划控制单元于该检测周期时，检测出该多个数据线电压中的一特定数据线电压为最低值；并且，于该程划周期时，将该特定数据线电压作为一反馈电压传递至该程划电压产生器以产生动态调整的该程划电压。
2.根据权利要求1所述的闪存，其中该多位程划控制单元包括: 一最小临限电压检测器，于该检测周期时，接收该多个数据线电压并产生一切换信号；其中，该切换信号指示该特定数据线电压为最低值；以及 一反馈电压选择器，于该程划周期时，根据该切换信号，将该特定数据线电压作为该反馈电压。
3.根据权利要求2所述的闪存，其中该多位程划控制单元还包括:一程划完成检查单元，操作于该程划周期；其中，当该多个数据线电压皆大于一第一预设值且该程划电压高于 一第二预设值时，产生一完成信号以通知该程划电压产生器以及该限流单元结束该程划周期。
4.根据权利要求3所述的闪存，其中该程划完成检查单元包括: 一第一比较电路，接收该多个数据线电压并且与一第三预设值进行比较；其中，当该多个数据线电压皆大于该第三预设值时，产生高电平的一检测过关信号； 一第二比较电路，接收该程划电压并且与一第四预设值进行比较；其中，当该程划电压大于该第四预设值时，产生高电平的一程划电压过关信号； 一延迟单元；以及 一与门，接收该检测过关信号与该程划电压过关信号并产生该完成信号经由该延迟单元输出该程划完成检查单元。
5.根据权利要求2所述的闪存，其中该最小临限电压检测器包括: 一赢者全拿电路，接收该多个数据线电压，并产生多个输出信号，其中该多个输出信号中的一第一输出信号对应于该第一数据线电压，且该第一输出信号的电压值小于其它该多个输出信号的电压值；以及 一比较器组，接收该多个输出信号并且与一第五预设值进行比较，以产生该切换信号；其中，该第五预设值大于该第一输出信号的电压值，小于该些其它输出信号的电压值。
6.根据权利要求5所述的闪存，其中该多位程划控制单元包括: 一反馈电压选择器，运作于于该程划周期；其中，该反馈电压选择器根据该切换信号开启一开关，使得该第一数据线电压经过该开关成为该反馈电压。
7.根据权利要求1所述的闪存，其中该程划电压产生器包括: 一第一开关，于该检测周期时为一闭路状态，并传递固定值的一初始电压作为该程划电压； 一放大器，具有一正输入端接该收该反馈电压，一负输入端接收该参考电压，与一输出端；以及 一第二开关，连接于该放大器的该输出端；其中，于该程划周期时，该第二开关为该闭路状态，以输出动态调整的该程划电压。
8.根据权利要求1所述的闪存，其中该些该存储单元中的每一存储单元包括: 一 P型选择晶体管，具有一栅极连接至一选择电压，一源极连接至一电源电压，一漏极；以及 一 P型储存晶体管，具有一栅极接收该程划电压，一源极连接至该P型选择晶体管的该漏极，一漏极连接至该多条数据线中对应的数据线； 其中，该P型储存晶体管具有一储存结构，且该选择电压于该检测周期与该程划周期时皆开启该P型选择晶体管。
9.根据权利要 求1所述的闪存，其中该限流单元包含: 对应于该多条数据线的多个第一晶体管，每一该第一晶体管包含一漏极连接于对应的该多条数据线其中之一，该些第一晶体管的源极连接至一接地电压； 一第二晶体管，具有一漏极接收该参考电流，一源极连接至该接地电压；以及 一放大器，具有一第一输入端连接至该第二晶体管的该漏极，一第二输入端接收该参考电压，一输出端连接至该些第一晶体管的栅极以及该第二晶体管的栅极。
10.一种闪存中同时程划多个存储单元的方法，包含下列步骤: 提供一初始电压至多个存储单元； 在多个存储单元之中决定一特定存储单元，其具有最小的一临限电压；以及 利用该特定存储单元的一数据线电压变化所对应产生的一程划电压来同时程划该多个存储单元。
11.根据权利要求10所述的方法，其中该特定存储单元包含一慢速位的储存晶体管。
【文档编号】G11C16/06GK103971737SQ201310535723
【公开日】2014年8月6日 申请日期:2013年11月1日 优先权日:2013年1月31日
【发明者】张哲维, 张家福, 蔡裕雄, 许家荣 申请人:力旺电子股份有限公司