一种浮栅闪存器件及其编译方法
【技术领域】
[0001]本发明涉及半导体技术领域，更具体地，涉及一种浮栅型双栅闪存器件及其编译方法。
【背景技术】
[0002]公开号为US5300803 A的美国专利公开了一种编译机制为SSI (Source SideInject1n，源侧注入)的非挥发存储器结构。这种利用SSI为编译机制的浮栅闪存有效地提高了编译的注入效率，降低了功耗。该专利提出的这种闪存器件原本是为了解决编译机制为CHEI (channel hot electron inject1n，沟道热电子注入)的浮栅闪存器件的低效率注入和高功耗而产生的新型结构。
[0003]请参阅图1，图1是现有的利用SSI作为编译机制的浮栅闪存的原理示意图。从图1双箭头上方部分的图形中可以看到，原始的以CHEI为编译机制的浮栅闪存结构的器件为了保证高的沟道热电子产生率，必须在漏端加高的电压。同时，为了保证高的热电子注入效率，必须在栅极加高电压。横向电场随着栅极电压的升高而降低，同样的，纵向电场随着栅压的增高而增大。所以原始的以CHEI为编译机制的浮栅闪存结构的器件必须使漏端和栅极都加高电压，这带来了沟道热电子注入效率的低下以及电流功耗大。因而栅极高电压和漏端高电压成为一对矛盾。
[0004]故该专利发明了一种分列栅闪存器件，如图1双箭头下方部分的图形所示，位于左边的栅极为控制栅，右侧的栅极为浮栅，浮栅和控制栅在空间上错开排列。浮栅加高电压，控制栅加低电压，漏端加5v的高电压。这样可以使沟道热电子的注入效率提高，并且使电流功耗降低。
[0005]该专利公开的分列栅浮栅闪存结构存在的问题是:由于漏端所加电压比较高(5v)，导致漏端延伸到衬底的耗尽层宽度比较大，源端与虚拟的耗尽区很容易在高电压的情况下接触到一起，导致器件穿通和失效。这种缺陷在器件尺寸降低到亚10nm时很容易导致器件穿通和失效，这样的浮栅闪存没有办法在工艺上进行技术节点的升级和关键尺寸缩小，故必须改变该浮栅闪存器件的结构，使其能在工艺上进行技术节点的升级和关键尺寸缩小。
[0006]同时，我们在闪存尺寸缩小过程中会遇到阈值电压漂移的问题。如文献“ Mode I ingof Vth Shift in NAND Flash-Memory Cell Device Considering Crosstalk andShort-Channel Effects”中指出，随着闪存的关键尺寸逐渐下降到亚10nm以下的范围，短沟道效应(Short Channel Effect)也逐渐显现出来，影响到了存储器件的电学特性，使其阈值电压比长沟道时有所漂移，导致可能的读出错误。
[0007]以往文献提到的双栅MOSFET是在晶体管尺寸不断缩小过程中为了对抗短沟道效应而发展出来的一种器件结构，在沟道尺寸缩减到10nm以下时因其栅控面积大，静电控制能力强，可有效地消除因尺寸小而导致的短沟道效应。
[0008]又如文献“Double-GateSi Iicon-on-1nsulator Transistor with VolumeInvers1n:A New Device with Greatly Enhanced Performance”所述，双栅 MOSFET 性能卓越，能得到很大的亚阈值斜率，很大的跨导以及漏端电流。我们都知道，由于短沟道效应，在MOSFET尺寸缩短时，亚阈值斜率会变小，导致器件关不断，泄漏电流较大。利用双栅结构能有效抑制类似短沟道效应，包括热载流子效应，阈值电压漂移效应，DIBL(漏致势皇降低)效应等。综上，双栅MOSFET是未来MOSFET关键尺寸进入到亚20nm的最有力的候选器件结构之一。
【发明内容】
[0009]本发明的目的在于克服现有技术存在的上述缺陷，提供一种利用源侧注入编译机制的浮栅型双栅闪存器件及其编译方法，能够得到一种单位(Single Bit)的存储器，提高浮栅闪存的存储密度，缩减浮栅闪存的关键尺寸，减小浮栅闪存在编程时的电流功耗，从而可提升浮栅闪存编程时的效率。
[0010]为实现上述目的，本发明的技术方案如下:
[0011]一种浮栅闪存器件，包括:
[0012]半导体衬底，其包括位于两端的N型掺杂的源端和漏端，位于中间的P型硅沟道；以及
[0013]分别并列位于所述源端和漏端之间的所述衬底上下两侧的第一多晶硅栅、第一控制栅和第二多晶硅栅、第二控制栅，所述第一、第二控制栅与所述衬底之间分别设有第一、第二多晶硅浮栅，所述多晶硅栅、控制栅、多晶硅浮栅及衬底之间分别具有绝缘层；
[0014]其中，当所述浮栅闪存器件编译时，通过将所述第一、第二多晶硅栅相连，且都施加等于器件阈值电压的多晶硅栅极电压，将所述第一、第二控制栅相连，且都施加高于器件阈值电压的相同控制栅极电压，同时，对所述漏端施加正电压，对所述源端施加OV电压，以在所述第一、第二多晶硅栅其下衬底区域感应出较薄沟道电子层，在所述第一、第二控制栅其下衬底区域感应出较厚沟道电子层，并在漏端正电压的加速作用下，使从所述多晶硅栅感应出的电子被加速产生热电子，在所述控制栅的高电压作用下注入所述浮栅完成编译。
[0015]优选地，所述第一、第二多晶硅栅、所述第一、第二控制栅、所述第一、第二多晶硅浮栅以及所述绝缘层在所述源端和漏端之间的所述衬底上下两侧几何尺寸对称设置。
[0016]优选地，所述多晶娃栅的厚度为80?120nm，所述控制栅的厚度为30?60nm，所述多晶硅浮栅的厚度为30?50nm ;所述绝缘层在所述多晶硅栅与所述控制栅、多晶硅浮栅之间的宽度为2?5nm，在所述多晶娃栅、多晶娃浮栅与所述衬底之间的厚度为2?5nm，在所述控制栅与多晶硅浮栅之间的厚度为8?15nm ;所述衬底的厚度为15?30nm，所述沟道的长度不大于50nm，所述源、漏端的延展长度为8?15nm。
[0017]优选地，所述多晶硅栅、控制栅、多晶硅浮栅的材料为多晶硅，所述绝缘层的材料为二氧化硅。
[0018]优选地，当所述浮栅闪存器件编译时，将所述第一、第二多晶硅栅相连，且都施加4?5V的相同多晶硅栅极电压，将所述第一、第二控制栅相连，且都施加9?12V的相同控制栅极电压，同时，对所述漏端施加5?6V的电压，对所述源端施加OV电压。
[0019]一种浮栅闪存器件的编译方法，所述浮栅闪存器件包括:具有位于两端的N型掺杂的源端和漏端以及位于中间的P型硅沟道的半导体衬底；以及分别并列位于所述源端和漏端之间的所述衬底上下两侧的第一多晶硅栅、第一控制栅和第二多晶硅栅、第二控制栅，所述第一、第二控制栅与所述衬底之间分别设有第一、第二多晶硅浮栅，所述多晶硅栅、控制栅、多晶硅浮栅及衬底之间分别具有绝缘层；
[0020]该编译方法包括:利用源侧注入的编译机制，将所述第一、第二多晶硅栅相连，且都施加等于器件阈值电压的多晶硅栅极电压，将所述第一、第二控制栅相连，且都施加高于器件阈值电压的相同控制栅极电压，同时，对所述漏端施加正电压，对所述源端施加OV电压，以在所述第一、第二多晶硅栅其下衬底区域感应出较薄沟道电子层，在所述第一、第二控制栅其下衬底区域感应出较厚沟道电子层，并在漏端正电压的加速作用下，使从所述多晶硅栅感应出的电子被加速产生热电子，在所述控制栅的高电压作用下注入所述浮栅完成编译。
[0021]优选地，所述第一、第二多晶硅栅、所述第一、第二控制栅、所述第一、第二多晶硅浮栅以及所述绝缘层在所述源端和漏端之间的所述衬底上下两侧几何尺寸对称设置。
[0022]优选地，所述多晶娃栅的厚度为80?120nm，所述控制栅的厚度为30?60nm，所述多晶硅浮栅的厚度为30?50nm ;所述绝缘层在所述多晶硅栅与所述控制栅、多晶硅浮栅之间的宽度为2?5nm，在所述多晶娃栅、多晶娃浮栅与所述衬底之间的厚度为2?5nm，在所述控制栅与多晶硅浮栅之间的厚度为8?15nm ;所述衬底的厚度为15?30nm，所述沟道的长度不大于50nm，所述源、漏端的延展长度为8?15nm。
[0023]优选地，所述多晶硅栅、控制栅、多晶硅浮栅的材料为多晶硅，所述绝缘层的材料为二氧化硅。
[0024]优选地，当所述浮栅闪存器件编译时，将所述第一、第二多晶硅栅相连，且都施加4?5V的相同多晶硅栅极电压，将所述第一、第二控制栅相连，且都施加9?12V的相同控制栅极电压，同时，对所述漏端施加5?6V的电压，对所述源端施加OV电压。
[0025]本发明的有益效果在于:本发明的浮栅闪存器件利用了双栅结构，能够得到一种单位(Single Bit)的存储器，有效缩小浮栅闪存的尺寸，提高集成度及单位面积存储密度，可在缩减闪存关键尺寸的同时，解决随之而来的阈值电压漂移问题等短沟道效应；并且，通过利用源侧注入的编译机制，能够解决浮栅闪存编程效率差、编程电流功耗大等问题。
【附图说明】
[0026]图1是现有的利用SSI作为编译机制的浮栅闪存的原理示意图；
[0027]图2是本发明一实施例的一种浮栅闪存器件的结构示意图。
【具体实施方式】
[0028]下面结合附图，对本发明的【具体实施方式】作进一步的详细说明。
[0029]需要说明的是，在下述的【具体实施方式】中，在详述本发明的实施方式时，为了清楚地表示本发明的结构以便于说明，特对附图中的结构不依照一般比例绘图，并进行了局部放大、变形及简化处理，因此，应避免以此作为对本发明的限定来加以理解。
[0030]在以下本发明的【具体实施方式】中，请参阅图2，图2是本发明一实施例的一种浮栅闪存器件的结构示意图。如图2所示，本发明的浮栅闪存器件包括:半导体衬底1，可为圆柱结构，其包括位于两端的N型掺杂的源端2和漏端3，位于中间的P型硅沟道4 ;以及包括分别并列位于所述源端2和漏端3之间的所述衬底I上下两侧的第一多晶硅栅5、第一控制栅7和第二多晶硅栅6、第二控制栅8，所述第一、第二控制栅7、8与所述衬底I之间分别设有第一、第二多晶硅浮栅9、10，所述多晶硅栅、控制栅、多晶硅浮栅及衬底之间分别具有绝缘层11。其中，所述多晶硅栅5、6靠近所述源端2侧设置，所述控制栅7、8和多晶硅浮栅9、10靠近所述漏端3