薄膜晶体管及其制备方法、阵列基板、显示装置的制造方法
【技术领域】
[0001] 本发明涉及显示技术领域，尤其涉及一种薄膜晶体管及其制备方法、阵列基板、显 示装置。
【背景技术】
[0002] 薄膜晶体管液晶显不器（ThinFilmTransistorLiquidCrystalDisplay， TFT-IXD)的主要特点是为每个像素配置了一个半导体开关器件，即薄膜晶体管（ThinFilm Transistor，TFT)器件。TFT器件包括栅电极、栅绝缘层、有源层和源/漏电极层（包括源 电极、漏电极和沟道）等。其中，栅电极、栅绝缘层、有源层之间形成金属-绝缘层-半导体 (MetalInsulatorSemiconductor，MIS)构造，MIS构造是TFT器件能够成为开关使用的关 键因素。
[0003] TFT器件中MIS构造产生的电信号，要从源/漏电极层输入和输出，即MIS构造产 生的电信号是通过有源层传输给源/漏电极层而进行输入和输出的。然而，若有源层与源/ 漏电极层直接接触，则在有源层与源/漏电极层之间会形成肖特基接触，电阻非常大，出现 很高的接触势皇，电子需要很高的能量才能越过这个势皇，造成电流急剧下降，使信号写入 不足。因此，MIS构造和外接信号线之间的阻抗希望是低阻态的，即是有源层与源/漏电极 层之间的阻抗希望是低阻态的。现有技术中为了达到这一目的，通常在有源层与源/漏电 极层之间设置掺杂层，如图1所示的薄膜晶体管，源/漏电极层1与有源层3之间设有一层 掺杂层2,用于减小有源层与源/漏电极层之间的阻抗。掺杂层和源/漏电极层之间形成金 属-半导体（MetalSemiconductor，MS)构造，S卩形成了欧姆接触。
[0004] 欧姆接触电阻与掺杂层的掺杂物的掺杂浓度成反比，提高掺杂层的掺杂物的掺杂 浓度就可以减少掺杂层与源/漏电极层之间的接触势皇，降低掺杂层与源/漏电极层之间 的接触电阻，在电流流通过程中就能降低电流损耗。然而，提高掺杂层的掺杂物的掺杂浓度 会使掺杂层与有源层之间的接触电阻增加，同样会造成电流损失。即现有技术无法同时降 低掺杂层与源/漏电极层之间的接触电阻和掺杂层与有源层之间的接触电阻，造成电流损 耗。
【发明内容】
[0005] 本发明的实施例提供一种薄膜晶体管，以实现同时降低掺杂层与源/漏电极层之 间的接触电阻和掺杂层与有源层之间的接触电阻的目的。
[0006] 为达到上述目的，本发明的实施例采用如下技术方案：
[0007] -种薄膜晶体管，包括有源层、掺杂层和源/漏电极层，所述掺杂层位于所述有源 层与所述源/漏电极层之间，所述掺杂层至少包括两层子掺杂层，靠近所述源/漏电极层的 源/漏电极子掺杂层的掺杂物的掺杂浓度大于靠近所述有源层的有源子掺杂层的掺杂物 的掺杂浓度，所述有源子掺杂层的掺杂物的掺杂浓度大于0。
[0008] 上述方案优选的是，所述掺杂层为三、四或五层子掺杂层，所述三、四或五层子掺 杂层的掺杂物的掺杂浓度逐层降低，且靠近所述源/漏电极层的源/漏电极子掺杂层的掺 杂物的掺杂浓度最大。
[0009] 上述任一方案优选的是，所述掺杂层为硅烷（SiH4)中掺杂磷烷（PH3)形成的半导 体掺杂层，所述硅烷与磷烧的体积比为11:14~19。
[0010] 上述任一方案优选的是，所述源/漏电极子掺杂层中，硅烷与磷烷的体积比为 11 :X，且17 <X彡19 ;所述有源子掺杂层中，硅烷与磷烷的体积比为11:Y，且14彡Y彡17。
[0011] 本发明实施例还提供一种薄膜晶体管的制备方法，包括有源层制备的工序、掺杂 层制备的工序和源/漏电极层制备的工序，所述掺杂层位于所述有源层与所述源/漏电极 层之间，所述掺杂层制备的工序至少包括两层子掺杂层的制备工序，靠近所述源/漏电极 层的源/漏电极子掺杂层的掺杂物的掺杂浓度大于靠近所述有源层的有源子掺杂层的掺 杂物的掺杂浓度，所述有源子掺杂层的掺杂物的掺杂浓度大于0。
[0012] 上述方案优选的是，所述掺杂层制备的工序包括三、四或五层子掺杂层的制备工 序，所述三、四或五层子掺杂层的掺杂物的掺杂浓度逐层降低，且靠近所述源/漏电极层的 源/漏电极子掺杂层的掺杂物的掺杂浓度最大。
[0013] 上述任一方案优选的是，所述掺杂层为硅烷（SiH4)中掺杂磷烷（PH3)形成的掺杂 层，所述硅烷与磷烷的体积比为11:14~19。
[0014] 上述任一方案优选的是，所述源/漏电极子掺杂层中，硅烷与磷烷的体积比为 11 :X，且17 <X彡19 ;所述有源子掺杂层中，硅烷与磷烷的体积比为11:Y，且14彡Y彡17。
[0015] -种包括上述任一方案所述的薄膜晶体管的阵列基板。
[0016] -种包括上述任一方案所述的阵列基板的显示装置。
[0017] 本发明实施例提供的薄膜晶体管中，掺杂层至少包括两层子掺杂层，子掺杂层的 数量的增加，可以制作不同掺杂浓度的子掺杂层，所以能够逐层降低源/漏电极层与有源 层之间的接触势皇；靠近源/漏电极层的源/漏电极子掺杂层的掺杂物的掺杂浓度较大，因 此可以降低掺杂层与源/漏电极层之间的接触电阻；靠近有源层的有源子掺杂层的掺杂物 的掺杂浓度较小，因此可以降低掺杂层与有源层之间的接触电阻。所以本发明实施例提供 的薄膜晶体管，可以同时降低掺杂层与源/漏电极层之间的接触电阻和掺杂层与有源层之 间的接触电阻。本发明实施例提供的薄膜晶体管真正降低了通过掺杂层与源/漏电极层之 间和掺杂层与有源层之间的电流损耗，增加了传导电流，提升了电子迀移率，降低了TFT的 响应时间，进而提高了TFT的响应速度，提升了TFT的开关性能。
【附图说明】
[0018] 图1为现有技术的薄膜晶体管的截面示意图。
[0019] 图2为本发明一实施例中含有两层子掺杂层的薄膜晶体管的截面示意图。
[0020]图3为本发明一实施例中含有三层子掺杂层的薄膜晶体管的截面示意图。
[0021] 图4为本发明一实施例中含有四层子掺杂层的薄膜晶体管的截面示意图。
[0022] 图5为本发明一实施例中含有五层子掺杂层的薄膜晶体管的截面示意图。
[0023] 图6为本发明一实施例中的薄膜晶体管的制备方法流程图。
[0024] 附图标记：
[0025] 1-源/漏电极层，2-掺杂层，3-有源层，4-源/漏电极子掺杂层，5-有源子掺杂 层。
【具体实施方式】
[0026] 为了更进一步了解本发明的技术方案，下面结合附图对本发明实施例的薄膜晶体 管及其制备方法、阵列基板、显示装置进行详细描述。
[0027] 本发明一实施例提供一种薄膜晶体管，如图2所示的薄膜晶体管的截面示意图， 其包括有源层3、掺杂层2和源/漏电极层1，所述掺杂层2位于所述有源层3与所述源/ 漏电极层1之间，所述掺杂层2至少包括两层子掺杂层，靠近所述源/漏电极层1的源/漏 电极子掺杂层4的掺杂物的掺杂浓度大于靠近所述有源层3的有源子掺杂层5的掺杂物的 掺杂浓度，所述有源子掺杂层5的掺杂物的掺杂浓度大于0。
[0028] 所述掺杂层为半导体掺杂层，半导体可以为硅（Si)、锗（Ge)、砷化镓（GaAs)等，通 常为了节约成本，可以选择娃。半导体掺杂层可以为n型半导体掺杂层或p型半导体掺杂 层。具体地，n型半导体掺杂层可以是硅（Si)中掺杂磷（P)、砷（As)、铋（Bi)或锑（Sb)等， P型半导体掺杂层可以是硅（Si)中掺杂硼（B)、镓（Ga)、或铟（Zn)等。
[0029] 所述掺杂层的厚度可以为400人-600人，通常优选500人。掺杂层过厚，使得电流 流经掺杂层的流程较长，因为掺杂层本身具有一定的电阻，所以会造成电流损失较大；