漏电极子掺杂层后，会流经 有源子掺杂层，虽然源/漏电极子掺杂层相对有源子掺杂层的电阻较小，电子需要一定的 能量才能越过源/漏电极子掺杂层与有源子掺杂层的接触势皇，但是该接触势皇非常小， 源/漏电极子掺杂层与有源子掺杂层的接触电阻也非常小，对电流的损耗也很小。最终，降 低了掺杂层与源/漏电极层之间的接触电阻，也降低了掺杂层与有源层之间的接触电阻， 整体上有效地降低了电流的损耗，增加了传导电流，提升了电子迀移率，降低了TFT的响应 时间，进而提高了TFT的响应速度，提升了TFT的开关性能。
[0045] S103、源/漏电极层制备的工序。
[0046] 源/漏电极层一般为金属层，可通过溅射（sputter)成膜。经过成膜后，进行涂胶、 曝光、显影、剥离等步骤，形成源/漏电极层。不同情况下，本领域的技术人员可以设置不同 的参数，在此不做具体限定。
[0047] 本发明实施例提供的薄膜晶体管中，掺杂层至少包括两层子掺杂层，子掺杂层的 数量增加了，可以制作不同掺杂浓度的子掺杂层，所以能够逐层降低源/漏电极层与有源 层之间的接触势皇；靠近源/漏电极层的源/漏电极子掺杂层的掺杂物的掺杂浓度较大， 因此可以降低掺杂层与源/漏电极层之间的接触电阻；靠近有源层的有源子掺杂层的掺杂 物的掺杂浓度较小，因此可以降低掺杂层与有源层之间的接触电阻。所以本发明实施例提 供的薄膜晶体管，可以同时降低掺杂层与源/漏电极层之间的接触电阻和掺杂层与有源层 之间的接触电阻。即，本发明实施例提供的薄膜晶体管真正降低了通过掺杂层与源/漏电 极层之间和掺杂层与有源层之间的电流损耗，增加了传导电流，提升了电子迀移率，降低了TFT的响应时间，进而提高了TFT的响应速度，提升了TFT的开关性能。
[0048] 优选的实施例中，所述掺杂层制备的工序包括三、四或五层子掺杂层的制备工序， 所述三、四或五层子掺杂层的掺杂物的掺杂浓度逐层降低，且靠近所述源/漏电极层的源/ 漏电极子掺杂层的掺杂物的掺杂浓度最大。子掺杂层越多，越能够减少源/漏电极层与有 源层之间的接触势皇，进而降低接触电阻，但是若子掺杂层过多，在掺杂层总厚度一定的情 况下，子掺杂层厚度就会变得越薄，制作工艺过于繁琐，且过薄的子掺杂层对于降低层与层 之间的接触势皇作用也不明显。因此掺杂层设为三、四或五层子掺杂层，能够达到更好地降 低层与层的接触势皇，同时也不至于使子掺杂层的厚度过薄，制作工艺较为简便。
[0049] 较佳地，所述掺杂层为硅烷中掺杂磷烷形成的掺杂层，所述硅烷与磷烷的体积比 为11:14~19。通过改变磷烷在成膜气体中的占比而改变磷的掺杂浓度。通常还通入氢 气（H2)，硅烷、磷烧和氢气的比例一般可以为11:14~19 :41，通入氢气的目的是可以减小 成膜的缺陷态，使膜更质密均匀。
[0050] 进一步可选的是，所述源/漏电极子掺杂层中，硅烷与磷烷的体积比为11:X，且17 <X彡19 ;所述有源子掺杂层中，硅烷与磷烷的体积比为11:Y，且14彡Y彡17。该实施例 中，能够保证源/漏电极子掺杂层的掺杂物浓度较高，降低了掺杂层与源/漏电极层的接触 电阻，同时保证了有源子掺杂层的掺杂物浓度较低，以降低掺杂层与有源层之间的接触电 阻，降低电流损耗。
[0051] 本发明一实施例中提供一种包括上述任一实施例所述的薄膜晶体管的阵列基板。 该阵列基板的薄膜晶体管降低了通过掺杂层与源/漏电极层之间和掺杂层与有源层之间 的电流损耗，增加了传导电流，提升了电子迀移率，降低了TFT的响应时间。
[0052] 本发明一实施例中提供一种包括上述实施例所述的阵列基板的显示装置。该显示 装置的薄膜晶体管降低了通过掺杂层与源/漏电极层之间和掺杂层与有源层之间的电流 损耗，增加了传导电流，提升了电子迀移率，降低了TFT的响应时间，提升了显示装置的显 示效果。
[0053] 以上所述，仅为本发明的【具体实施方式】，但本发明的保护范围并不局限于此，任何 熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵 盖在本发明的保护范围之内。因此，本发明的保护范围应所述以权利要求的保护范围为准。
【主权项】
1. 一种薄膜晶体管，包括有源层、渗杂层和源/漏电极层，所述渗杂层位于所述有源层 与所述源/漏电极层之间，其特征在于，所述渗杂层至少包括两层子渗杂层，靠近所述源/ 漏电极层的源/漏电极子渗杂层的渗杂物的渗杂浓度大于靠近所述有源层的有源子渗杂 层的渗杂物的渗杂浓度，所述有源子渗杂层的渗杂物的渗杂浓度大于0。
2. 根据权利要求1所述的薄膜晶体管，其特征在于，所述渗杂层为=、四或五层子渗杂 层，所述=、四或五层子渗杂层的渗杂物的渗杂浓度逐层降低，且靠近所述源/漏电极层的 源/漏电极子渗杂层的渗杂物的渗杂浓度最大。
3. 根据权利要求1或2所述的薄膜晶体管，其特征在于，所述渗杂层为硅烷中渗杂磯烧 形成的半导体渗杂层，所述硅烷与磯烧的体积比为11:14~19。
4. 根据权利要求3所述的薄膜晶体管，其特征在于，所述源/漏电极子渗杂层中，娃 烧与磯烧的体积比为11:X，且17 <X《19 ;所述有源子渗杂层中，硅烷与磯烧的体积比为 11:Y，且 14《Y《17。
5. -种薄膜晶体管的制备方法，包括有源层制备的工序、渗杂层制备的工序和源/漏 电极层制备的工序，所述渗杂层位于所述有源层与所述源/漏电极层之间，其特征在于，所 述渗杂层制备的工序至少包括两层子渗杂层的制备工序，靠近所述源/漏电极层的源/漏 电极子渗杂层的渗杂物的渗杂浓度大于靠近所述有源层的有源子渗杂层的渗杂物的渗杂 浓度，所述有源子渗杂层的渗杂物的渗杂浓度大于0。
6. 根据权利要求5所述的薄膜晶体管的制备方法，其特征在于，所述渗杂层制备的工 序包括=、四或五层子渗杂层的制备工序，所述=、四或五层子渗杂层的渗杂物的渗杂浓度 逐层降低，且靠近所述源/漏电极层的源/漏电极子渗杂层的渗杂物的渗杂浓度最大。
7. 根据权利要求5或6所述的薄膜晶体管的制备方法，其特征在于，所述渗杂层为硅烷 中渗杂磯烧形成的渗杂层，所述硅烷与磯烧的体积比为11:14~19。
8. 根据权利要求5所述的薄膜晶体管的制备方法，其特征在于，所述源/漏电极子渗杂 层中，硅烷与磯烧的体积比为11 :X，且17 <X《19;所述有源子渗杂层中，硅烷与磯烧的体 积比为11:Y，且14《Y《17。
9. 一种包括权利要求1-4中的任一项所述的薄膜晶体管的阵列基板。
10. -种包括权利要求9所述的阵列基板的显示装置。
【专利摘要】本发明涉及显示技术领域，尤其涉及一种薄膜晶体管及其制备方法、阵列基板、显示装置。所述薄膜晶体管包括有源层(3)、掺杂层(2)和源/漏电极层(1)，掺杂层(2)位于有源层(3)与源/漏电极层(1)之间，掺杂层(2)至少包括两层子掺杂层，靠近源/漏电极层(1)的源/漏电极子掺杂层(4)的掺杂物的掺杂浓度大于靠近有源层(3)的有源子掺杂层(5)的掺杂物的掺杂浓度，有源子掺杂层(5)的掺杂物的掺杂浓度大于0。本发明解决了现有技术中不能同时降低掺杂层与源/漏电极层之间的接触电阻和掺杂层与有源层之间的接触电阻的技术问题，可应用于显示技术领域。
【IPC分类】H01L29-786, H01L21-336, H01L27-12, H01L21-28, H01L29-45
【公开号】CN104716199
【申请号】CN201510134425
【发明人】张首龙, 孙泉钦, 王丹名, 周唐臣, 李利芳, 张旗
【申请人】京东方科技集团股份有限公司, 成都京东方光电科技有限公司
【公开日】2015年6月17日
【申请日】2015年3月25日