本发明涉及半导体制造
技术领域：
，特别涉及一种闪存器件的制造方法。
背景技术：
：在目前的半导体产业中，集成电路产品主要可分为三大类型：模拟电路、数字电路和数/模混合电路，其中，存储器件是数字电路中的一个重要类型。而在存储器件中，近年来快闪存储器(FlashMemory，简称闪存)的发展尤为迅速。闪存的主要特点是在不加电的情况下能长期保持存储的信息；且具有集成度高、存储速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。一般而言，闪存器件分为栅极叠层(StackGate)结构或分栅(SplitGate)结构或两者的结合结构。其中，分栅结构由于具有更高的编程效率，字线的结构可以避免“过擦除”等优点，因而被广泛运用在各类诸如智能卡、SIM卡、微控制器、手机等电子产品中。随着电子产品的发展，对存储器擦除及编程性能有着越来越高的要求，从而希望能够提供一种更好地改进分栅存储器的擦除及编程性能的方法。然而，现有技术中的闪存器件的良率有待提高。技术实现要素：本发明解决的问题是提供一种闪存器件的制造方法，保证各闪存器件中具有良好且稳定的浮栅尖端形貌，提高半导体工艺制程中形成的闪存器件良率。为解决上述技术问题，本发明提供一种闪存器件的制造方法，包括：提供衬底，所述衬底具有器件面，所述器件面具有闪存区，所述器件面具有第一面积，所述闪存区具有第二面积；在所述衬底的器件面上形成耦合介质层、位于耦合介质层上的浮栅层、位于浮栅层上的掩膜层、以及位于所述掩膜层上的图形层，所述图形层具有暴露出闪存区部分掩膜层；以图形层为掩膜，采用第一刻蚀工艺刻蚀所述掩膜层和部分浮栅层，在所述掩膜层和浮栅层内形成第一开口，所述第一开口具有第一开口深度，所述第一刻蚀工艺具有第一刻蚀时间，所述第一刻蚀时间通过所述第一面积和第二面积的比值获取；以掩膜层为掩膜，采用第二刻蚀工艺刻蚀所述第一开口底部的部分浮栅层，形成第二开口，所述第二开口的顶部尺寸与所述第一开口的底部尺寸一致，且所述第二开口的顶部尺寸大于所述第二开口的底部尺寸。可选的，所述第一刻蚀工艺为：刻蚀所述掩膜层的各向异性干法刻蚀工艺。可选的，所述第一开口包括：位于掩膜层内的掩膜开口以及位于浮栅层内的浮栅开口；所述掩膜层厚度为3000埃～5000埃；所述浮栅开口深度为：130埃～240埃。可选的，刻蚀形成掩膜开口的刻蚀速率为45埃/秒～55埃/秒；刻蚀形成浮栅开口的刻蚀速率为2埃/秒～8埃/秒。可选的，所述第一刻蚀时间包括：形成掩膜开口的掩膜开口时间和形成浮栅开口的浮栅开口时间。可选的，所述掩膜开口时间的获取方法包括：依据掩膜层的厚度和形成掩膜开口的刻蚀速率获取。可选的，所述浮栅开口时间的获取方法包括：依据预设浮栅开口的深度和形成浮栅开口的刻蚀速率获取，其中，所述形成浮栅开口的刻蚀速率的获取方法是通过所述第一面积和第二面积的比值获取。可选的，所述第二刻蚀工艺为具有一定各向同性的干法刻蚀工艺，经第二刻蚀工艺形成的第二开口侧壁与底部构成的顶角为圆角。可选的，形成覆盖所述第一开口、第二开口的第一侧墙；以所述第一侧墙和掩膜层为掩膜，刻蚀所述浮栅层直至暴露出衬底；形成覆盖浮栅层的侧壁以及第一侧墙侧壁的第二侧墙；在相邻的第二侧墙之间形成源线层；在形成源线层之后，去除所述掩膜层；在去除所述掩膜层之后，以所述浮栅侧墙为掩膜，刻蚀去除暴露出的浮栅层，形成浮栅结构，所述浮栅结构暴露出的侧壁与所述第二开口靠近顶部的部分侧壁构成浮栅尖端；在所述浮栅结构侧壁上形成隧穿介质层；在所述隧穿介质层上形成字线层。可选的，所述第二刻蚀工艺具有第二刻蚀时间；获取所述第二刻蚀时间的步骤包括：通过测试获取位于第一开口底部的浮栅层厚度；根据所述第一开口底部的浮栅层厚度和所述浮栅结构的预设最终厚度获取第二刻蚀工艺的刻蚀量；根据第二刻蚀工艺的刻蚀速率和第二刻蚀工艺的刻蚀量获取第二刻蚀时间。与现有技术相比，本发明实施例的技术方案具有以下有益效果：本发明技术方案提供的闪存器件的制造方法中，以图形层为掩膜，采用第一刻蚀工艺对掩膜层进行过刻蚀，在所述掩膜层和浮栅层内形成第一开口，所述第一刻蚀工艺能够刻蚀贯穿所述掩膜层并能够在浮栅层内产生一定的损失量。由于所述第一刻蚀工艺刻蚀至浮栅层，以此能够减少掩膜层残留对后续第二刻蚀工艺形成的第二开口的形貌造成影响。而所述第二开口靠近顶部的部分侧壁用于后续形成浮栅尖端，第二开口的形貌稳定能够保证后续形成的浮栅尖端的形貌良好。所述第一刻蚀工艺具有第一刻蚀时间，由于在相同的刻蚀条件下，所述第一开口的深度随第一面积和第二面积的比值而变化，为了保证在不同的第一面积和第二面积的比值下对浮栅层的刻蚀深度稳定，所述第一刻蚀时间通过所述第一面积和第二面积的比值获取。经过所述第一刻蚀工艺在第一刻蚀时间下刻蚀浮栅层，所述浮栅层的损失量稳定，因此经历第一刻蚀工艺形成的第一开口深度稳定。所述第一开口的形貌决定了后续形成的浮栅尖端形貌，经过上述第一刻蚀工艺制备的浮栅尖端形貌良好，从而提高闪存器件的性能，进而提高闪存器件的良率。附图说明图1至图4为一种闪存器件的形成方法各步骤的结构示意图；图5至图11是本发明闪存器件的形成方法一实施例各步骤的结构示意图。具体实施方式闪存器件的形成方法存在诸多问题，例如：浮栅尖端形貌不稳定。以下将结合一种闪存器件的制造方法，分析形成的浮栅尖端性能较差的原因。图1至图4为一种闪存器件的形成方法各步骤的结构示意图。请参考图1，提供衬底100，在所述衬底100上形成耦合介质层101、在所述耦合介质层101上形成浮栅层102以及在所述浮栅层102上形成掩膜层103，在所述衬底100内形成隔离结构104，所述隔离结构104顶部表面高于浮栅层102顶部表面。请参考图2，采用第一刻蚀工艺对所述掩膜层103进行刻蚀形成开口105。请参考图3，在所述第一刻蚀工艺之后，以掩膜层103为掩膜进行第二刻蚀工艺，沿所述开口105刻蚀部分浮栅层102，在所述浮栅层102内形成具有一定弧度的浮栅开口106。请参考图4，形成覆盖开口105以及所述浮栅开口106侧壁的第一侧墙107，所述第一侧墙107位于部分浮栅层102上；以所述第一侧墙107和掩膜层103为掩膜，刻蚀所述浮栅层102直至暴露出衬底100；形成覆盖浮栅层102的侧壁以及第一侧墙107侧壁的第二侧墙108；在相邻的第二侧墙108之间形成源线层109；在形成源线层109之后，去除所述掩膜层103；在去除所述掩膜层103之后，以所述第一侧墙107为掩膜，刻蚀所述浮栅层102，形成浮栅结构，所述浮栅结构暴露出的侧壁与所述浮栅开口106靠近顶部的部分侧壁构成浮栅尖端110；在形成所述浮栅尖端110之后，在所述浮栅结构侧壁上形成隧穿介质层111；在所述隧穿介质层111上形成字线层112。然而，对于不同的产品，所述开口105的深度不同，这主要是因为不同产品存储区在器件面上所占的面积不同，选择相同的刻蚀时间，以掩膜层103为掩膜，采用第一刻蚀工艺刻蚀所述掩膜层103，掩膜层103蚀刻后浮栅层102的损失量不同，因此形成最终的浮栅尖端不稳定，从而影响产品的良率。对于不同产品来说，存储区在器件面上所占的面积不同，进而容易导致第一刻蚀工艺对不同产品的刻蚀速率不同。当第一刻蚀工艺选择相同的刻蚀时间，刻蚀不同产品的存储区时，由于刻蚀速率的差异，会使得蚀刻后浮栅层102的损失量不同，且随着存储区在器件面上所占面积比率的减小，浮栅层102的损失量也随之减少。所述浮栅层102在第一刻蚀过程中损失量过小无法保证掩膜层103在第一刻蚀过程中被完全去除，残留的掩膜层103对后续形成的浮栅尖端109形貌造成影响，相反地，随着存储区在器件上所占面积比率的增大，浮栅层的损失量也将随之增大，过大的浮栅层损失量也同样不利于稳定浮栅尖端110的形貌。所述浮栅尖端110的形貌决定了闪存器件在擦除时电流的大小，过钝且低的浮栅尖端110会使电场强度过低，从而出现闪存器件擦除电流过小，导致擦除时间过长的情况；相应的浮栅尖端110过尖且高会使闪存编程效率降低，也不利于闪存器件的运行。为解决所述技术问题，本发明提供一种半导体结构的形成方法，包括：提供衬底，所述衬底具有器件面，所述器件面具有闪存区，所述器件面具有第一面积，所述存储区具有第二面积；在所述衬底的器件面上形成耦合介质层、位于所述耦合介质层上的浮栅层、位于所述浮栅层上的掩膜层、以及位于所述掩膜层上的图形层，所述图形层暴露出闪存区部分掩膜层；以图形层为掩膜，采用第一刻蚀工艺刻蚀所述掩膜层和部分浮栅层，在所述浮栅层内形成第一开口，所述第一开口具有第一开口深度，所述第一刻蚀工艺具有第一刻蚀时间，所述第一刻蚀时间通过所述第一面积和第二面积的比值获取；以掩膜层为掩膜，采用第二刻蚀工艺刻蚀所述第一开口底部的部分浮栅层，形成第二开口，所述第二开口的顶部尺寸与所述第一开口的底部尺寸一致，且所述第二开口的顶部尺寸大于所述第二开口的底部尺寸。其中，第一刻蚀工艺过程对掩膜层进行过刻蚀，也就是说在所述第一刻蚀工艺能够刻蚀贯穿所述掩膜层并能够在浮栅层内产生一定的损失量。由于所述第一刻蚀工艺刻蚀至浮栅层，以此能够减少掩膜层残留对后续形成的第二开口的形貌造成影响，而所述第二开口靠近顶部的具有一定弧度的部分侧壁用于后续形成浮栅尖端，第二开口的形貌稳定能够保证后续形成的浮栅尖端的形貌良好。所述第一刻蚀工艺具有第一刻蚀时间，由于在相同的刻蚀条件下，所述第一开口的深度随第一面积和第二面积的比值而变化，为了保证在不同的第一面积和第二面积的比值下对浮栅层的刻蚀深度稳定，所述第一刻蚀时间通过所述第一面积和第二面积的比值获取。当所述第一刻蚀工艺在第一刻蚀时间下刻蚀浮栅层，所述浮栅层的损失量稳定，因此经历第一刻蚀工艺形成的第一开口深度稳定。所述第一开口的形貌决定了后续形成浮栅尖端的形貌，经过上述第一刻蚀工艺制备的浮栅尖端形貌良好，从而提高闪存器件的性能，进而提高闪存器件的良率。为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。图5至图11是本发明闪存器件的形成方法一实施例各步骤的结构示意图。请参考图5，提供衬底200，所述衬底200具有器件面，所述器件面具有闪存区A，所述器件面具有第一面积X，所述闪存区A具有第二面积Y；在所述衬底200的器件面上形成耦合介质层201、位于所述耦合介质层201上的浮栅层202、位于所述浮栅层202上的掩膜层203、以及位于所述掩膜层203上的图形层204，所述图形层204暴露出闪存区A部分掩膜层203。所述衬底200具有器件面，所述器件面具有第一面积X，所述器件面为制造闪存器件提供工艺平台。所述器件面包括闪存区A，所述闪存区A具有第二面积Y，后续在闪存区A上形成闪存器件。所述衬底200的材料为硅、锗、锗化硅、砷化镓或镓化铟；所述衬底200还可以为绝缘体上的硅衬底、绝缘体上的锗衬底或绝缘体上的锗硅衬底。本实施例中，所述衬底200的材料为硅。所述耦合介质层201的材料为氧化硅、氮氧化硅或碳氧化硅。本实施例中，所述耦合介质层201的材料为氧化硅。所述浮栅层202为后续形成闪存器件的浮栅结构提供工艺基础。采用化学气相沉积工艺形成所述浮栅层202。所述浮栅层202的材料为多晶硅或掺杂的多晶硅。本实施例中，所述浮栅层202的材料为多晶硅。所述掩膜层203的材料与浮栅层202的材料不同。所述掩膜层203可以是单层结构，也可以为叠层结构；当掩膜层203为单层结构时，掩膜层203的材料可以为氮化硅、氮氧化硅或氮碳化硅；当掩膜层203为叠层结构时，叠层结构中的每一层的材料可以为氮化硅、氮氧化硅或氮碳化硅。所述掩膜层203的形成工艺为沉积工艺，如等离子体化学气相沉积工艺、低压化学气相沉积工艺或亚大气压化学气相沉积工艺。所述图形层204包括正性光刻胶或负性光刻胶；所述图形层204具有暴露出掩膜层203的开口205，所述开口205用于定义后续形成的第一开口的位置。在耦合介质层201上形成浮栅层202之后，形成掩膜层203之前，还包括：在闪存区A周围的衬底200内形成隔离结构206，所述隔离结构206顶部表面高于浮栅层202顶部表面。所述隔离结构206的材料为绝缘介质材料，如氧化硅。形成所述隔离结构206的工艺为沉积工艺，如等离子体化学气相沉积工艺、低压化学气相沉积工艺、亚大气压化学气相沉积工艺、高密度等离子体化学气相沉积工艺或流体化学气相沉积工艺。所述耦合介质层201、浮栅层202、掩膜层203和图形层204的厚度可以根据工艺需要而设定。请参考图6，以图形层204为掩膜，采用第一刻蚀工艺刻蚀所述掩膜层203和部分浮栅层202，在所述浮栅层202内形成第一开口。所述第一开口具有第一开口深度，所述第一刻蚀工艺具有第一刻蚀时间，所述第一刻蚀时间通过所述第一面积和第二面积的比值获取。所述第一刻蚀工艺为：刻蚀所述掩膜层的各向异性干法刻蚀工艺。本实施例中，所述掩膜层203的材料为：氮化硅，所述各向异性干法刻蚀工艺参数包括：刻蚀气体为O2，CHF3，CF4等，压强为50微米汞柱～70微米汞柱。所述第一刻蚀工艺能够刻蚀贯穿所述掩膜层203并能够在浮栅层202内产生一定的损失量，因此能够减少掩膜层203残留对后续第二刻蚀工艺形成的第二开口的形貌造成影响。经第二刻蚀工艺形成的第二开口侧壁与底部构成的顶角为圆角，所述第二开口用于后续形成浮栅尖端。所述第一开口深度包括掩膜开口深度和浮栅开口深度；所述掩膜层203的厚度为：3000埃～5000埃；所述浮栅开口深度为浮栅层202在第一刻蚀工艺过程中的预设损失量，所述浮栅层202在第一刻蚀工艺过程中的预设损失量为130埃～240埃。所述第一刻蚀时间包括：形成掩膜开口的掩膜开口时间和形成浮栅开口的浮栅开口时间。所述掩膜开口时间的获取方法包括：依据掩膜层的厚度和形成掩膜开口的刻蚀速率获取。具体的，以所述掩膜层的厚度除以形成掩膜开口的刻蚀速率，获取所述掩膜开口时间。所述浮栅开口时间的获取方法包括：依据浮栅开口的深度和形成浮栅开口的刻蚀速率获取；其中，形成所述浮栅开口的刻蚀速率的获取方法是通过所述第一面积和第二面积的比值获取。在本实施例中，刻蚀形成所述掩膜开口的刻蚀速率为45埃/秒～55埃/秒；刻蚀形成浮栅开口的刻蚀速率为2埃/秒～8埃/秒。获取所述第一刻蚀时间的步骤包括：提供第一刻蚀工艺的预设条件；在所述第一刻蚀工艺的预设条件下，所述第一刻蚀时间根据闪存区与器件面面积比率获取，以确保掩膜层203被刻蚀贯穿且浮栅层202被去除的厚度为预设损失量。所述第一刻蚀工艺的预设条件包括：第一刻蚀过程浮栅层的预设损失量、掩膜层沉积厚度、第一刻蚀工艺过程中刻蚀形成所述掩膜开口的刻蚀速率、第一刻蚀工艺过程中刻蚀形成所述浮栅开口的刻蚀速率。所述预设条件包括：第一蚀刻过程浮栅层202的预设损失量为130埃～240埃，掩膜层203沉积厚度为3000埃～5000埃，第一刻蚀过程中对掩膜层203的蚀刻速率为：45埃/秒～55埃/秒，第一刻蚀过程中对浮栅层202的蚀刻速率为2埃/秒～8埃/秒。具体的，本实施例中，所述第一刻蚀过程浮栅层202的预设损失量为：180埃，所述掩膜层203沉积厚度为：3800埃，所述第一刻蚀过程中对掩膜层203的刻蚀速率为：50埃/秒，所述第一刻蚀过程中对浮栅层202的刻蚀速率为5埃/秒。当所述第一刻蚀工艺在所述预设条件下时，所述第一刻蚀时间与不同闪存区与器件面面积比率具有时间面积对应关系，所述时间面积对应关系包括若干不同的闪存区与器件面的面积比率区间，以及各闪存区与器件面的面积比率区间对应的第一刻蚀时间。在本实施例中，获取第一刻蚀时间的步骤包括：在所述掩膜层203上形成图形层204之后，在进行第一刻蚀工艺之前，检测并判断闪存区A在器件面上所占的面积比；获取所述闪存区A在器件面上所占的面积比所在的面积比率区间；基于所述时间面积对应关系，通过所述面积比率区间获取第一刻蚀时间；以图形层204为掩膜，采用第一刻蚀工艺在所述第一刻蚀时间和预设条件下刻蚀所述掩膜层203和部分浮栅层202，在所述掩膜层203和浮栅层203内形成第一开口。在本实施例中，所述第一刻蚀时间与不同闪存区与器件面面积比率的时间面积对应关系表如表1所示：表1.第一刻蚀时间与不同闪存区与器件面面积比率的时间面积对应关系表闪存区与器件面面积比率第一刻蚀时间(秒)小于1％671％～2％652％～4％634％～6％61大于6％60据表1可知：当闪存区在器件面上所占的面积比率小于1％时，第一刻蚀工艺刻蚀时长是67秒；当闪存区在器件面上所占的面积比率大于1％小于2％时，第一刻蚀工艺刻蚀时长是65秒；当闪存区在器件面上所占的面积比率大于2％小于4％时，第一刻蚀工艺刻蚀时长是63秒；当闪存区在器件面上所占的面积比率大于4％小于6％时，第一刻蚀工艺刻蚀时长是61秒；当闪存区在器件面上所占的面积比率大于6％时，第一刻蚀工艺刻蚀时长是60秒。据表1可知，第一刻蚀时间随着闪存区在器件面上所占面积比率的增大而减小，相反地，第一刻蚀时间随着闪存区在器件面上所占面积比率的减小而增大。选择上述使用规则进行第一刻蚀工艺，能够刻蚀贯穿所述掩膜层203，并且刻蚀去除部分浮栅层202，从而确保所述掩膜层203无残留，进而避免所述掩膜层203对后续第二刻蚀工艺形成浮栅尖端形貌出现偏差。请参考图7，第一刻蚀工艺刻蚀去除所述掩膜层203和部分浮栅层202之后，去除图形层204。去除所述图形层204的步骤包括：采用灰化工艺去除所述图形层204；所述灰化工艺之后，采用去离子水或其他清洗液对残渣进行清洗。请参考图8，以掩膜层203为掩膜，采用第二刻蚀工艺刻蚀所述第一开口底部的部分浮栅层202，形成第二开口207。所述第二开口207的深度与后续形成的浮栅尖端的高度一致，所述第二开口207的侧壁与底部构成的顶角为圆角。所述第二刻蚀工艺为各向同性刻蚀工艺，通过所述各向同性刻蚀工艺刻蚀所述浮栅层202形成具有弧度的第二开口207，所述第二开口207具有的弧度与后续形成的浮栅尖端具有的弧度一致。为了使后续形成的浮栅结构形貌良好，在进行第一刻蚀工艺之后，测试第一开口底部的浮栅层的厚度；根据浮栅结构的预设最终厚度以及第一开口底部的浮栅层的厚度，获取第二刻蚀工艺的刻蚀量；根据所述第二刻蚀工艺的刻蚀量和第二刻蚀工艺的刻蚀速率，确定第二次刻蚀工艺的时间。第二刻蚀时间为：85秒～110秒，第一开口底部的浮栅层厚度为：380埃～450埃。当选择一定的第二刻蚀速率时，所述第二刻蚀时间随着第一开口底部的浮栅层厚度的增加而增加，相反的，所述第二刻蚀时间随着第一开口底部的浮栅层厚度的减小而减小。在本实施例中，预设浮栅结构最终厚度为290埃时，当剩余浮栅层的厚度为453埃时，第二刻蚀时间为110秒；当剩余浮栅层的厚度大于438埃时，第二刻蚀时间为105秒；当剩余浮栅层的厚度大于423埃小于438埃时，第二刻蚀时间为100秒；当剩余浮栅层的厚度大于408埃小于423埃时，第二刻蚀时间为95秒；当剩余浮栅层的厚度大于393埃小于408埃时，第二刻蚀时间为90秒；当剩余浮栅层的厚度小于393埃时，第二刻蚀时间为85秒。请参考图9，形成覆盖所述第二开口207侧壁的第一侧墙209；以所述第一侧墙209和掩膜层203为掩膜，刻蚀所述浮栅层202直至暴露出衬底200；形成覆盖浮栅层202的侧壁以及第一侧墙209侧壁的第二侧墙210；在相邻的第二侧墙210之间形成源线层211。所述第一侧墙209的形成步骤包括：第一侧墙膜的沉积；对所述第一侧墙膜刻蚀形成所述第一侧墙209。所述第一侧墙膜的材料为氧化硅或氮氧化硅。所述第一侧墙膜工艺包括沉积工艺，所述沉积工艺为等离子体化学气相沉积工艺、低压化学气相沉积工艺、亚大气压化学气相沉积工艺或者原子层沉积工艺。所述第二侧墙210的形成步骤包括：第二侧墙膜的沉积；对所述第二侧墙膜刻蚀形成所述第二侧墙210。所述第二侧墙210的材料为氮化硅。所述第二侧墙膜的形成工艺包括：沉积工艺，所述沉积工艺为等离子体化学气相沉积工艺、低压化学气相沉积工艺、亚大气压化学气相沉积工艺或者原子层沉积工艺。所述源线层211的材料为多晶硅。形成所述源线层211的工艺为沉积工艺，如等离子体化学气相沉积工艺、低压化学气相沉积工艺或亚大气压化学气相沉积工艺。请参考图10，在形成源线层211之后，去除所述掩膜层203；在去除所述掩膜层203之后，以所述第一侧墙209为掩膜，刻蚀所述浮栅层202，形成浮栅结构208，所述浮栅结构208暴露出的侧壁与所述第二开口207(如图8所示)靠近顶部的部分侧壁构成浮栅尖端。去除所述掩膜层203和形成浮栅结构208的工艺为：湿法刻蚀工艺或者干法刻蚀工艺。所述浮栅尖端是由所述浮栅结构208暴露出的侧壁与所述第二开口207靠近顶部的部分侧壁构成。所述浮栅尖端的形貌受两方面因素的影响：一方面，第一刻蚀工艺过程中残留的掩膜层203(如图9所示)对后续进行的第二刻蚀工艺造成影响，从而影响浮栅尖端的形貌；另一方面，构成所述尖端的所述第二开口207靠近顶部的部分侧壁的形貌，所述第二开口207靠近顶部的部分侧壁的形貌是由第二刻蚀时间决定。所述第二刻蚀时间通过所述第二刻蚀量和第二刻蚀速率获取。所述第二刻蚀量能够通过第一开口底部的浮栅层202的厚度和预设浮栅结构最终厚度获取。所述第一刻蚀工艺能够刻蚀贯穿所述掩膜层203并能够在浮栅层202(如图9所示)内产生一定的损失量。由于所述第一刻蚀工艺刻蚀至浮栅层202，以此能够减少掩膜层203残留对后续第二刻蚀工艺形成的第二开口207的形貌造成影响，而所述第二开口207靠近顶部的部分侧壁用于后续形成浮栅尖端，第二开口207的形貌稳定能够保证后续形成的浮栅尖端的形貌良好。所述第一刻蚀工艺具有第一刻蚀时间，由于在相同的刻蚀条件下，所述第一开口的深度随第一面积和第二面积的比值而变化，为了保证在不同的第一面积和第二面积的比值下对浮栅层202的刻蚀深度稳定，所述第一刻蚀时间可以通过所述第一面积和第二面积的比值获取。当所述第一刻蚀工艺在第一刻蚀时间下刻蚀浮栅层202，所述浮栅层202的损失量稳定，因此经历第一刻蚀工艺形成的第一开口深度稳定。后续所述第一开口的形貌决定了浮栅尖端的形貌，经过上述第一刻蚀工艺制备的浮栅尖端形貌良好，从而提高闪存器件的性能，进而提高闪存器件的良率。所述第二刻蚀过程中，选取合适的第二刻蚀速率，所述第二刻蚀时间可以定量计算出来，因此经历第二刻蚀工艺形成的浮栅尖端结构208将具有固定的形貌，所述浮栅结构208具有固定的高度及弧度。请参考图11，在形成所述浮栅结构208之后，在所述浮栅结构208侧壁上形成隧穿介质层212；在所述隧穿介质层212上形成字线层213。所述字线层213材料为多晶硅。所述字线层213的高度受到第一侧墙209的高度的影响。具体的，第一侧墙209的高度越小，字线层213的高度越小。所述字线层213的高度指的是垂直于半导体衬底200表面方向的尺寸。所述字线层213用于避免浮栅尖端208“过擦除”。由前述分析可知，本实施例中形成的浮栅结构208的浮栅尖端具有稳定的形貌，从而提高了形成的闪存器件的良率。虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。当前第1页1 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