嵌入式分栅闪存器件的制造方法
【技术领域】
[0001] 本发明涉及半导体领域，特别涉及嵌入式分栅闪存器件的制造方法。
【背景技术】
[0002] 在现在的集成电路中，经常用到嵌入式分栅闪存器件(如图2J所示)，其包括：半 导体衬底201，该半导体衬底201分为闪存区域和逻辑区域；在半导体衬底的闪存区域上的 硅氧化物202 ;在硅氧化物202上的浮置栅极2061 ;在浮置栅极2061上的绝缘体层207， 在绝缘体层207上的控制栅极2081 ;在控制栅极2081上的控制栅极硬掩模正硅酸乙酯层 209 ;在控制栅极硬掩模正硅酸乙酯层209上的控制栅极硬掩模氮化硅层210 ;在浮置栅极 2061上且在绝缘体层207、控制栅极2081、控制栅极硬掩模正硅酸乙酯层209和控制栅极硬 掩模氮化硅层210侧面的侧墙215。
[0003] 嵌入式分栅闪存是一种电压控制型器件，该闪存的擦和写均是基于隧道效应，电 流穿过浮置栅极与半导体衬底之间的硅氧化物202,对浮置栅极进行充电以写数据，或进行 放电以擦除数据。
【发明内容】
[0004] 本发明的发明人发现上述现有技术中存在问题，并因此针对所述问题中的至少一 个问题提出了一种新的技术方案。
[0005] 本发明的一个目的是提供一种嵌入式分栅闪存器件的制造方法，包括：
[0006] 浅沟槽隔离化学机械平坦化半导体衬底，所述半导体衬底分为闪存区域和逻辑区 域，在半导体衬底上具有硅氧化物，在硅氧化物上具有氮化物；
[0007] 利用光刻胶覆盖所述逻辑区域，去除所述闪存区域的氮化物；
[0008] 去除所述逻辑区域的光刻胶，沉积浮置栅极多晶硅材料；
[0009] 化学机械平坦化所述浮置栅极多晶硅材料；
[0010] 依次沉积绝缘体层、控制栅极多晶硅层以及附加层，在所述闪存区域进行光刻以 形成控制栅极；
[0011] 对浮置栅极多晶硅材料进行刻蚀以形成浮置栅极；
[0012] 用光刻胶覆盖所述闪存区域，去除所述逻辑区域的氮化物和硅氧化物；
[0013] 去除所述闪存区域的光刻胶。
[0014] 优选地，使用溶液去除所述闪存区域的氮化物。
[0015] 优选地，所述溶液为磷酸。
[0016] 优选地，所述磷酸的浓度为100%。
[0017] 优选地，在所述闪存区域进行光刻以形成控制栅极的步骤包括：形成一个控制栅， 所述控制栅包括绝缘体层、控制栅极以及光刻后的附加层。
[0018] 优选地，对浮置栅极多晶硅材料进行刻蚀的步骤包括：先沉积绝缘物，进行刻蚀后 形成侧墙；刻蚀掉字线一侧的侧墙，再对浮置栅极多晶硅材料进行刻蚀。
[0019] 优选地，在所述闪存区域进行光刻以形成控制栅极的步骤包括：形成两个控制栅， 其中，两个控制栅形成控制栅组，所述控制栅组中的各控制栅结构相同，分别包括绝缘体 层、控制栅极以及光刻后的附加层。
[0020] 优选地，对浮置栅极多晶硅材料进行刻蚀的步骤包括：先沉积绝缘物，进行刻蚀后 形成侧墙；
[0021] 用光刻胶将擦除区域保护起来，所述擦除区域指带侧墙的控制栅组之间的区域， 刻蚀掉位于字线一侧的侧墙，然后对浮置栅极多晶硅材料进行刻蚀，去除光刻胶，再刻蚀所 述擦除区域的浮置栅极多晶硅材料。
[0022] 优选地，控制栅组共用一个擦除。
[0023] 优选地，绝缘物为氧化物，或者氧化物和氮化物的组合物。
[0024] 优选地，绝缘物为氧化物和氮化物的组合物时，依次沉积氧化物、氮化物、氧化物， 再经过刻蚀形成氧化物-氮化物-氧化物（0N0)结构的侧墙。
[0025] 优选地，依次沉积绝缘体层、控制栅极多晶硅层以及附加层，在所述闪存区域进行 光刻的步骤包括：
[0026] 依次沉积绝缘体层、控制栅极多晶硅层、控制栅极硬掩模正硅酸乙酯层、控制栅极 硬掩模氮化硅层、控制栅极硬掩模缓冲氧化物层、非晶碳层，以及在非晶碳层上面涂覆光刻 胶；
[0027]利用光线进行光刻，再通过刻蚀形成控制栅极；
[0028] 去掉光刻胶、非晶碳层和控制栅极硬掩模缓冲氧化物层，其中，控制栅极硬掩模正 硅酸乙酯层、以及控制栅极硬掩模氮化硅层为光刻后的附加层。
[0029] 本发明的一个优点在于，通过对逻辑区域只进行一次刻蚀，减少了刻蚀次数，从而 减少了逻辑区域的圆锥形缺陷，使得本发明的制造方法之后在逻辑区域形成的运算器件的 电学性能得到提高，提高了嵌入式分栅闪存器件的性能，进而提高了半导体器件质量。
[0030] 通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其 优点将会变得清楚。
【附图说明】
[0031] 构成说明书的一部分的附图描述了本发明的实施例，并且连同说明书一起用于解 释本发明的原理。
[0032] 参照附图，根据下面的详细描述，可以更加清楚地理解本发明，其中：
[0033] 图1是示出根据本发明的实施例制作嵌入式分栅闪存器件的流程图。
[0034] 图2A-图2J是示出根据本发明的实施例分别与图1的制作流程的各个步骤对应 的示意图。
【具体实施方式】
[0035] 现在将参照附图来详细描述本发明的各种示例性实施例。应注意到：除非另外具 体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本 发明的范围。
[0036] 同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际 的比例关系绘制的。
[0037] 以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明 及其应用或使用的任何限制。
[0038] 对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适 当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。
[0039] 在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不 是作为限制。因此，示例性实施例的其它示例可以具有不同的值。
[0040] 应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一 个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
[0041] 为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照 附图，对本发明进一步详细说明。
[0042] 图1是示出根据本发明的实施例制作嵌入式分栅闪存器件的流程图。图2A-图2J 是示出根据本发明的实施例分别与图1的制作流程的各个步骤对应的示意图。下面结合图 1和图2A-图2J说明根据本发明的实施例制作嵌入式分栅闪存器件的流程。
[0043] 在步骤101，浅沟槽隔离（shallowtrenchisolation,STI)化学机械平坦化 (chemicalmechanicalplanarization，CMP)半导体衬底 201 (如图 2A所不)，所述半导体 衬底分为闪存区域和逻辑区域，在半导体衬底上具有硅氧化物202,在硅氧化物上具有氮化 物 203。
[0044] 其中闪存区域（cell)是半导体衬底201图形密度较大部分，而逻辑区域是半导体 衬底201图形密度较小部分(其中逻辑区域包括高压（HV)部分和低压（LV)部分)，这里高压 和低压是逻辑区域的运算器件的开启电压，例如高压为2. 5V，低压为1. 2V。应该注意的是， 在本发明中，由于没有涉及运算器件的制造方法，各附图中未示出运算器件。在本发明的实 施例中，