半导体器件的制备方法
【技术领域】
[0001] 本发明涉及半导体技术领域，特别是涉及一种半导体器件的制备方法。
【背景技术】
[0002] 为了实现芯片的功能化，在半导体的制备工艺中，一片晶圆上往往具有多种器件， 不同器件的制备工艺不同，所W需要将不同器件的制备工艺整合在同一制程（process) 中，造成在同一制程中具有较多的工艺步骤，比如在同一制程中会进行多步沉积或刻蚀等 工艺，从而对器件的功能造成影响。
[0003] 例如，在嵌入式闪存（Embedded flash)的制程中，需要在同一片晶圆上制备存储 器件和逻辑器件。参考图1，在嵌入式闪存的结构中，半导体基底110包括存储器件区111 W及逻辑器件区112,存储器件区111上形成有堆叠栅极结构130,堆叠栅极结构130包括 层叠的第一栅极131 W及第二栅极132。逻辑器件区112上形成有第二器件栅极层140,堆 叠栅极结构130的厚度大于所述第二器件栅极层140的厚度。
[0004] 在现有技术中，需要选择性刻蚀所述第二器件栅极层140, W制备逻辑器件。然而， 由于堆叠栅极结构130的厚度大于第二器件栅极层140的厚度，在刻蚀所述第二器件栅极 层140时，堆叠栅极结构130上的光阻（PR)的厚度小于第二器件栅极层140上的光阻（PR) 的厚度，堆叠栅极结构130上的光阻（PR)很快被消耗掉，使得堆叠栅极结构130的上表面 极易损伤，从而影响存储器件的性能。
【发明内容】
[0005] 本发明的目的在于，提供一种可靠性高的半导体器件的制备方法，从而提高器件 的性能。
[0006] 为解决上述技术问题，本发明提供一种半导体器件的制备方法，包括：
[0007] 提供一半导体基底，所述半导体基底包括第一器件区W及第二器件区，所述第一 器件区上形成有第一器件栅极结构，所述第二器件区上形成有第二器件栅极层，所述第一 器件栅极结构的厚度大于所述第二器件栅极层的厚度；
[0008] 形成第一保护层，所述第一保护层至少覆盖所述第一器件栅极结构的上表面；
[0009] 选择性刻蚀所述第二器件栅极层，W形成第二器件栅极结构；
[0010] 制备第二保护层，所述第二保护层覆盖所述第二器件栅极结构W及第一器件栅极 结构，并暴露出所述第一器件栅极结构上的第一保护层；
[0011] 去除所述第一器件栅极结构上的第一保护层；W及
[0012] 去除所述第二保护层。
[0013] 可选的，所述第二保护层的材料为光阻。
[0014] 可选的，采用灰化工艺去除所述第二保护层。
[0015] 可选的，所述第一保护层的厚度大于等3 150A。
[0016] 可选的，所述第一保护层的材料为氧化娃。
[0017] 可选的，采用湿法刻蚀工艺去除所述第一保护层。
[0018] 可选的，所述湿法刻蚀工艺的刻蚀液包括氨氣酸。
[0019] 可选的，采用干法刻蚀工艺选择性刻蚀所述第二器件栅极层。
[0020] 可选的，所述第一器件栅极结构包括在所述第一器件区上依次层叠的第一栅极、 介质层W及第二栅极。
[0021] 可选的，所述第一保护层还覆盖所述第二器件栅极层。
[0022] 可选的，所述半导体器件的制备方法包括：
[0023] 提供一半导体基底，所述半导体基底包括第一器件区W及第二器件区；
[0024] 在所述第一器件区上形成所述第一栅极，并在所述第一栅极上形成所述介质层；
[0025] 在所述半导体基底上形成一第二栅极层，所述第二栅极层覆盖所述介质层W及所 述第二器件区；
[0026] 在所述第二栅极层上形成一保护膜；
[0027] 选择性刻蚀所述保护膜W及第二栅极层，W在所述介质层上形成层叠的所述第二 栅极和所述第一保护层，并在所述第二器件区上形成层叠的所述第二器件栅极层和所述第 一保护层。
[0028] 与现有技术相比，本发明提供的半导体器件的制备方法具有W下优点：
[0029] 在半导体器件的制备方法中，先制备一第一保护层，所述第一保护层至少覆盖所 述第一器件栅极结构的上表面；然后再选择性刻蚀所述第二器件栅极层，在刻蚀所述第二 器件栅极层的过程中，所述第一保护层保护所述第一器件栅极结构不受损伤，从而提供工 艺的可靠性。
【附图说明】
[0030]图1为现有技术中的嵌入式闪存的示意图；
[0031] 图2为本发明一实施例中半导体器件的制备方法的流程图；
[0032] 图3至图12为本发明一实施例中半导体器件的制备方法中器件结构的示意图；
[0033] 图13至图15为本发明另一实施例中半导体器件的制备方法中器件结构的示意 图。
【具体实施方式】
[0034] 下面将结合示意图对本发明的半导体器件的制备方法进行更详细的描述，其中表 示了本发明的优选实施例，应该理解本领域技术人员可W修改在此描述的本发明，而仍然 实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而 并不作为对本发明的限制。
[0035] 为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能 和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开 发中，必须做出大量实施细节W实现开发者的特定目标，例如按照有关系统或有关商业的 限制，由一个实施例改变为另一个实施例。另外，应当认为送种开发工作可能是复杂和耗费 时间的，但是对于本领域技术人员来说仅仅是常规工作。
[0036] 在下列段落中参照附图W举例方式更具体地描述本发明。根据下面说明和权利要 求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非 精准的比例，仅用W方便、明晰地辅助说明本发明实施例的目的。
[0037] 本发明提供一种半导体器件的制备方法，包括如下步骤：
[0038] 步骤S11，提供一半导体基底，所述半导体基底包括第一器件区W及第二器件区， 所述第一器件区上形成有第一器件栅极结构，所述第二器件区上形成有第二器件栅极层， 所述第一器件栅极结构的厚度大于所述第二器件栅极层的厚度；
[0039] 步骤S12,形成第一保护层，所述第一保护层至少覆盖所述第一器件栅极结构的上 表面；
[0040] 步骤S13,选择性刻蚀所述第二器件栅极层，W形成第二器件栅极结构；
[0041] 步骤S14,制备第二保护层，所述第二保护层覆盖所述第二器件栅极结构W及第一 器件栅极结构，并暴露出所述第一器件栅极结构上的第一保护层；
[0042] 步骤S15,去除所述第一器件栅极结构上的第一保护层；W及
[0043] 步骤S16,去除所述第二保护层。
[0044] 采用上述制备方法，不会损伤所述第一器件栅极结构，可W提高工艺的可靠性。
[0045] W下结合图2和图3至图12,具体说明本发明的半导体器件的制备方法。其中，图 2为本发明一实施例中半导体器件的制备方法的流程图；图3至图12为本发明一实施例中 半导体器件的制备方法中器件结构的示意图。
[0046] 首先，如图2所示，进行步骤Sl 1，提供一半导体基底，所述半导体基底包括第一器 件区W及第二器件区，所述第一器件区上形成有第一器件栅极结构，所述第二器件区上形 成有第二器件栅极层，所述第一器件栅极结构的厚度大于所述第二器件栅极层的厚度。在 本实施例中，步骤Sll包括多个子步骤，所述步骤S12可W结合在所述子步骤中一起进行。
[0047] 具体的，如图3所示，进行子步骤S111，提供半导体基底210,所述半导体基底210 包括第一器件区211 W及第二器件区212。在本实施例中，所述半导体基底210用于制备嵌 入式闪存，所W，所述第一器件区211用于制备存储器件，所述第二器件区212用于制备逻 辑器件。所述半导体基底210可W为娃基底、娃错基底等等，其中，所述半导体基底210可 W包括有源区213 W及隔离区214等结构，此为本领域的技术人员可W理解的，在此不作赏 述。一般的，所述半导体基底210上还具有一层电介质层215,作为栅极电介质，所述电介 质层215的材料可W为氧化娃等电介质，当所述电介质层215的材料为氧化娃时，所述电介 质层215亦称为栅氧化层。其中，所述电介质层215的厚度可W根据器件的需要进行设置， 在本实施例中，所述第一器件区211上所述电介质层215的厚度可W大于所述第二器件区 212上所述电介质层215的厚度，此为本领域的技术人员可W理解的，具体的厚度差别在图 3中未具体显示。
[0048] 接着进行子步骤S112,如图4所示，在所述第一器件区211上形成所述第一栅极 231，其中，所述第一栅极231的材料可W为多晶娃或金属，所述第一栅极231上还可W形成 有一介质层233,所述介质层233的材料可W为氧化物或氮化物，所述介质层233还可W为 多层结构。并且，所述第一栅极231与所述半导体基底210之间具有介质材料；
[0049] 进行子步骤S113,如图5所示，在所述半导体基底210上形成一第二栅极层235， 所述第二栅极层235覆盖所述第一栅极231 W及所述半导体基底210,其中，所述第二栅极 层235的材料可W为多晶娃或金属；
[0050] 进行子步骤S114,如图6所示，在所述第二栅极层235上形成一保护膜250'，所述 保护膜250'可W采用沉积工艺制备，例如化学气相沉积工艺等等；