元件嵌入式封装结构、其半导体装置及其制造方法
【专利摘要】本发明提供一种元件嵌入式封装结构、其半导体装置及其制造方法，所述元件嵌入式封装结构包括：裸片，安置于一裸片承座上；第一引脚及第二引脚，安置于裸片承座的周围；第一电介质层，覆盖裸片、裸片承座、第一引脚及第二引脚，且具有第一通孔，露出至少部分的裸片，及第二通孔，露出至少部分的第二引脚，其中第一电介质材料的一侧面与第一引脚的一侧面实质上齐平；图案化导电层，安置于第一电介质层的上表面上，其通过第一通孔与裸片电性连接，且通过第二通孔与第二引脚电性连接；第二电介质层，安置于第一电介质层上，且覆盖图案化导电层；及导电层，包覆第二电介质层的上表面及侧面及电介质层的所述侧面，并且与第一引脚的侧面直接接触。
【专利说明】元件嵌入式封装结构、其半导体装置及其制造方法
【技术领域】
[0001]本发明涉及一种半导体封装及其制造方法。
【背景技术】
[0002]受到提升制程速度及尺寸缩小化的需求，半导体封装变得甚复杂。当制程速度的提升及小尺寸的效益明显增加时，半导体封装的特性也出现问题。特别是指，较高的工作时脉(clock speed)在信号电平(signal level)之间导致更频繁的转态(transit1n),因而导致在高频下或短波下的较高强度的电磁放射(electromagnetic emiss1n)。电磁放射可以从半导体封装及邻近的半导体元件开始辐射。假如邻近半导体元件的电磁放射的强度较高，此电磁放射负面地影响半导体封装中元件的运作(即为电磁干扰(electromagneticinterference ；EMI))。尤其，当目前技术追求使部分半导体元件埋置于衬底内，以空出空间以堆叠更多半导体元件时，因其半导体元件密度变高，其与其它半导体元件的距离变短，此问题显得更加重要。此外，尚需考量此种半导体封装及/或半导体元件的电接地设计问题。因此，如何能在半导体封装件尺寸越来越小的情况下，满足其避免其它半导体元件电磁干扰及满足其电接地的需求便成为现今元件嵌入式衬底封装技术的重要课题。
【发明内容】
[0003]本发明的一方面涉及一种元件嵌入式封装结构。在一实施例中，所述元件嵌入式封装结构包括:裸片承座；裸片，安置于所述裸片承座上；第一引脚及第二引脚，安置于所述裸片承座的周围；第一电介质层，覆盖所述裸片、所述裸片承座、所述第一引脚及所述第二引脚，且所述第一电介质层具有第一通孔，露出至少部分的所述裸片，及第二通孔，露出至少部分的所述第二引脚，其中所述第一电介质材料的一侧面与所述第一引脚的一侧面实质上齐平；图案化导电层，安置于所述第一电介质层的上表面上，其中所述图案化导电层通过所述第一通孔与所述裸片电性连接，且所述图案化导电层通过所述第二通孔与所述第二引脚电性连接；第二电介质层，安置于所述第一电介质层上，且所述第二电介质层覆盖所述图案化导电层；及导电层，包覆所述第二电介质层上表面及侧面，及所述第一电介质层的所述侧面，并且与所述第一引脚的所述侧面直接接触。
[0004]本发明的另一方面涉及一种半导体装置。在一实施例中，所述半导体装置包括:裸片承座；裸片，安置于所述裸片承座上；第一引脚及第二引脚，安置于所述裸片承座的周围；第一电介质层，覆盖所述裸片、所述裸片承座、所述第一引脚及所述第二引脚，且所述第一电介质层具有第一通孔，露出至少部分的所述裸片，及第二通孔，露出至少部分的所述第二引脚，其中所述第一电介质材料的一侧面与所述第一引脚的一侧面实质上齐平；图案化导电层，安置于所述第一电介质层的上表面上，其中所述图案化导电层通过所述第一通孔与所述裸片电性连接，且所述图案化导电层通过所述第二通孔与所述第二引脚电性连接；第二电介质层，安置于所述第一电介质层上，且所述第二电介质层覆盖所述图案化导电层，及具有第三通孔，露出部分的所述图案化导电层；元件通过所述第三通孔与所述图案化导电层电性连接；第三电介质层包覆所述第二电介质层及所述元件；及导电层，保形涂布(conformally coating)在所述第三电介质层的表面及侧面、所述第二电介质层的一侧面及所述第一电介质层的所述侧面，并与所述第一引脚的所述侧面直接接触。在另一实施例中，所述半导体装置包括:导电框架(lead frame)，所述导电框架包括裸片垫，以及第一引脚及第二引脚安置于所述裸片垫的周围；裸片，安置于所述裸片垫上；第一电介质层，覆盖所述裸片及所述导电框架，其中所述第一电介质层的一侧面对齐所述第一引脚的一侧面；第一导电通孔，安置在所述第一电介质层内，与所述裸片电性连接；第二导电通孔，安置在所述第一电介质层内，与所述第二引脚电性连接；图案化导电层，安置于所述第一电介质层的上表面上，电性连接所述第一导电通孔及所述第二导电通孔；第二电介质层，覆盖所述第一电介质层上及所述图案化导电层；及金属层，保形涂布(conformally coating)在所述第二电介质层的上表面及侧面及所述第一电介质层的侧面，并且与所述第一引脚的侧面直接接触。
[0005]本发明的另一方面涉及一种元件嵌入式封装结构的制造方法。在一实施例中，所述方法包括:提供基底结构，所述基底结构包含至少一裸片承座、至少第一引脚及至少一第二引脚；布置裸片于所述裸片承座上；布置第一电介质层于所述衬底结构上，所述第一电介质层覆盖所述裸片、所述裸片承座、所述第一引脚及所述第二引脚；在所述第一电介质层形成第一开口，暴露出部分所述裸片；在所述第一电介质层形成第二开口，暴露出部分所述第二引脚；以选择性电镀方式形成图案化导电层于所述第一电介质层上、所述第一开口及所述第二开口 ；布置第二电介质层覆盖所述第一电介质层及所述图案化导电层；蚀刻所述基底结构使所述裸片承座、所述第一引脚及所述第二引脚分离(isolated);进行切单步骤，所述切单步骤露出所述第一电介质层的一侧面及所述第一引脚的一侧面，其中所述第一电介质层的所述侧面与所述第一引脚的所述侧面齐平；及安置金属层覆盖所述第二电介质层的上表面及所述第一电介质层的所述侧面，以及所述第一引脚的所述侧面。
[0006]本发明的其它方面及实施例还涵盖。前述的
【发明内容】
及以下的说明并非旨在将本发明限制于任何特定的实施例，而仅用于说明本发明的某些实施例。
【专利附图】
【附图说明】
[0007]图1显示根据本发明元件嵌入式衬底封装结构的一实施例的剖面图。
[0008]图2显示根据本发明元件嵌入式衬底封装结构的另一实施例的剖面图。
[0009]图3显示根据本发明半导体装置的一实施例的剖面图。
[0010]图4显示根据本发明半导体装置的另一实施例的剖面图。
[0011]图5显示根据本发明元件嵌入式衬底封装结构的另一实施例的剖面图。
[0012]图6A到61绘示根据本发明的元件嵌入式衬底封装结构的方法的一实施例。
[0013]绘示本发明实施例的图式及其相关说明，是用于解释本发明的某些实施例的原则。
【具体实施方式】
[0014]请参考图1，其绘示根据本发明元件嵌入式封装结构的一实施例的剖面图。所述元件嵌入式封装结构100包含裸片102、裸片承座104、第一引脚106、第二引脚108、第一电介质层110、图案化导电层112、第二电介质层114及导电层116。
[0015]所述裸片102具有主动面102a及相对于所述主动面102a的背面102b。所述裸片102可具有与外部电性连接的接垫103，所述裸片的背面102b可通过粘着层118附着于所述裸片承座104上。
[0016]所述第一引脚106及所述第二引脚108围绕所述裸片承座104安置。所述第一引脚106具有第一表面106a、第二表面106b及连接第一表面106a及第二表面106b的外侧面106c。所述第二引脚108具有第一表面108a、第二表面108b及连接第一表面108a及第二表面108b的外侧面108c。在一实施例中，所述第一引脚106用于接地。在一实施例中，所述裸片承座104、所述第一引脚106及所述第二引脚108可为导电框架(lead frame)的一部分。
[0017]所述第一电介质层110具有上表面IlOa及下表面110b。所述第一电介质层110安置于所述裸片102、所述裸片承座104、所述第一引脚106及所述第二引脚108上。所述第一电介质层110可围绕所述裸片102，及渗入并填入所述裸片承座104与所述第一引脚106之间的空隙及所述裸片承座104与所述第二引脚108之间的空隙。所述第一电介质层110的侧面IlOc与所述第一引脚106的外侧面106c实质上齐平，及所述第一电介质层110的侧面IlOd与所述第二引脚108的外侧面108c间隔一距离。
[0018]所述第一电介质层110可具有第一通孔,从所述第一电介质层110的上表面IlOa延伸到所述裸片102的接垫103，露出裸片102的接垫103，及第二通孔，从所述第一电介质层110的上表面IlOa延伸到所述第二引脚108的上表面108a。所述通孔中可分别设有第一电性互连件120及第二电性互连件122。
[0019]所述第一电介质层110可包括聚合性电介质材料或非聚合性电介质材料。举例来说，所述第一电介质层110可包括流动性较佳的电介质材料，其包括但不限于:液晶聚合物、预浸材(prepreg)衬底材料、ABF类(Ajinomoto build-up film)材料、树脂材料、环氧基化合物或其类似物。所述第一电介质层110可具有单一树脂层或多层，如可包括由树脂组成的第一次层及由增强的树脂组成的第二次层(如使用玻璃纤维及/或Kevlar纤维增强的树脂)。在一实施例中，所述第一电介质层110包括预浸材材料。所述预浸材材料可由一层或两层以上的预浸材组成；或包括至少一层预浸材及至少一层树脂层。
[0020]所述图案化导电层112安置于所述第一电介质层110的上表面IlOa上,在所述上表面IlOa上实质侧向延伸。所述图案化导电层112透过所述第一电性互连件120与所述裸片102的接垫103电性连接，及透过所述第二电性互连件122与所述第二引脚108电性连接。故，所述裸片102可透过所述第一电性互连件120、所述图案化导电层112及所述第二电性互连件122与所述第二引脚108电性连接。
[0021]所述第二电介质层114安置于所述第一电介质层110上，填入所述图案化导电层112所界定出的开口及覆盖所述图案化导电层112。所述第二电介质层114可为防焊层(solder mask或solder resist)。举例来说,所述第二电介质层114可由感光性干膜或其它种可图案化的材料组成，例如可为但不限于聚酰亚胺。
[0022]所述导电层116安置在所述第二电介质层114上，包覆所述第二电介质层的上表面及侧面，所述第一电介质层110的侧面IlOc及110d，并且与所述第一引脚106的侧面106c直接接触，借此，能避免此半导体封装件受到邻近的半导体元件及/或半导体封装的电磁干扰，以使所述半导体封装件能顺畅的运作。此外，因所述导电层116与所述用于接地的所述第一引脚106电性接触，所述导电层116可同时提供接地的功能。此外，所述第一电介质层110的侧面IlOd与所述第二引脚108的侧面108c间隔一距离，借此，以避免所述第二引脚108与接地的所述第一引脚106通过所述导电层116电性导通，造成短路。
[0023]所述导电层116可包括任何具电磁波屏蔽效果的导电材料或任何可利用电镀或无电镀形成的金属材料，如金属、金属合金、金属或金属合金分散于其中的基质。举例来说，所述导电层116可包括铜或导电胶。
[0024]虽然图1绘示了第一电介质层110和第二电介质层114，但事实上，所述第一电介质层I1与所述第二电介质层114可无明显分界，即其可为同一材料组成。虽然图1仅绘示了一层第一电介质层110和一层第二电介质层114，但在其它实施例中，第一电介质层110和第二电介质层114可各由两层以上组成。
[0025]前述的第一电性互连件120及第二电性互连件122可利用本发明领域中任何可用的材料组成，例如包括金属、金属合金、具有金属或金属合金散布于其中的材料或合适的导电材料。举例来说，所述第一电性互连件120及第二电性互连件122的材料可包括铝、铜、钛或其组合。在一实施例中，所述第一电性互连件120及第二电性互连件122可包括铜。前述的图案化导电层112可利用本发明领域中任何可用的材料组成，例如可包括金属、金属合金、具有金属或金属合金散布于其中的材料或合适的导电材料。举例来说，前述的图案化导电层112可包括铝、铜、钛或其组合。在一实施例中，前述的图案化导电层112可包括铜。所述第一电性互连件120及第二电性互连件122及所述图案化导电层112的材质可相同或不同。
[0026]请参考图2，其绘示根据本发明元件嵌入式封装结构的另一实施例的剖面图。所述封装结构200在许多方面与图1所示者类似，因此，此处将仅讨论其主要不同之处。在此实施例中，第三电介质层228安置于所述第一电介质层210的背面210b、所述裸片承座204的背面204b、所述第一引脚206的第二表面206b及所述第二引脚208的第二表面208b上，填入所述裸片承座204与所述第一引脚206及所述第二引脚208所界定出的开口。所述第三电介质层228可具有开口，露出所述裸片承座204、所述第一引脚206及所述第二引脚208欲与外部连接的部分。所述第三电介质层228可为防焊层(solder mask或solderresist)。举例来说，所述第三电介质层228可由感光性干膜或其它种可图案化的材料组成，例如可为但不限于聚酰亚胺。
[0027]请参考图3，其绘示根据本发明半导体装置的一实施例的剖面图。所述半导体装置300在许多方面与图1所示者类似，因此，此处将仅讨论其主要不同之处。在此实施例中，所述第二电介质层314具有开口，露出所述图案化导电层312作为外部电性接点的部分，例如用于与焊锡或焊球连接的接垫。如图所示，焊锡或焊球330可填入所述第二电介质层314所界定出的开口中，与元件332 (可为主动或被动元件)电性连接，以提供系统式封装。第三电介质层(可为封装材料)334安置于所述第二电介质层314上，包覆所述元件332。在此实施例中，所述导电层316是保形涂布(conformally coating)在所述第三电介质层334的表面及侧面、所述第二电介质层314的侧面、所述第一电介质层310的侧面，并与所述第一引脚306的侧面306c直接接触，借此，能避免此系统式封装件受到邻近的半导体元件及/或半导体封装的电磁干扰，以使所述系统式封装件能顺畅的运作，并通过与接地的第一引脚306连接提供接地功能。
[0028]请参考图4，其绘示根据本发明半导体装置的另一实施例的剖面图。所述封装结构400在许多方面与图3所示者类似，因此，此处将仅讨论其主要不同之处。在此实施例中，第四电介质层428安置于所述第一电介质层410的背面410b、所述裸片承座404的背面404b、所述第一引脚406的第二表面406b及所述第二引脚408的第二表面408b上，填入所述裸片承座404与所述第一引脚406及所述第二引脚408所界定出的开口。所述第四电介质层428可具有开口，露出所述裸片承座404、所述第一引脚406及所述第二引脚408欲与外部连接的部分。所述第四电介质层428可为防焊层(solder mask或solder resist)。举例来说，所述第四电介质层428可由感光性干膜或其它种可图案化的材料组成，例如可为但不限于聚酰亚胺。
[0029]请参考图5，其绘示根据本发明元件嵌入式封装结构的另一实施例的剖面图。所述封装结构500在许多方面与图1所示者类似，因此，此处将仅讨论其主要不同之处。在此实施例中，所述第二引脚508更包括嵌入在所述第一电介质层510的第一部分508e以及突出在第一电介质层510之外的第二部分508f。在一实施例中，所述第二引脚508更包括顶点508c (apex)位于所述第一部分508e与所述第二部分508f的交界处。所述第二部分508f的侧面具有凹处。所述凹处的表面508d与所述第一电介质层510的侧面510d间隔一距离。所述第一电介质层510的下表面510b从所述第一电介质层510的侧面延伸到所述第二引脚508的所述凹处表面508d,借此,在利用镀膜方式形成导电层516时,所述导电层516便不易与所述第二引脚508接触，造成电性短路。
[0030]虽然本案是以上述提供实施例及图式的方式说明本发明，但根据本发明，所述实施例及图式中所描述的各技术特征可互相组合。
[0031]图6A到61绘示根据本发明的元件嵌入式封装结构的方法的一实施例。以下叙述的制造方法还可用于在衬底上形成多个封装结构。
[0032]参考图6A，提供基底结构600。在一实施例中，所述基底结构500包含至少一裸片承座部分607、至少一第一引脚部分601及至少一第二引脚部分609。每一裸片承座部分607搭配至少一第一引脚部分601及至少一第二引脚部分609，所述裸片承座部分607、所述第一引脚部分601及所述第二引脚部分609界定出开口 605。
[0033]参考图6B，布置裸片602于所述裸片承座部分607上。所述裸片602可通过粘性层618附着于所述裸片承座部分607上。所述裸片602可具有接垫603。
[0034]参考图6C,第一电介质层610布置于所述衬底结构600上，并覆盖所述裸片602、所述第一引脚部分601及所述第二引脚部分609。所述第一电介质层610是实质填入所述裸片承座部分607与所述第一引脚部分601及所述第二引脚部分609所界定出的开口 605。在一实施例中，所述第一电介质层610可利用层压方式布置于所述衬底结构600上。在另一实施例中，所述第一电介质层610可利用任何涂布技术形成，如印刷、旋转涂布或喷涂。在一实施例中，所述第一电介质层610从预浸材材料形成。
[0035]参考图6D,所述第一电介质层610形成第一通孔619,暴露出部分的所述裸片602的接垫603 ;及形成第二通孔621，暴露出部分所述第二引脚609，作为电性连接的部分。所述通孔619及621可利用各种方式形成。举例来说，所述通孔619及621可利用光刻/蚀亥1J、激光钻孔、机械钻孔方式或其它可行的方式形成。于一实施例中，所述通孔619及621利用激光钻孔方式形成。所述通孔619及621可为任意的形状，例如包括但不限于柱状或非柱状。柱状例如是圆柱状、椭圆柱状、方形柱状或矩形柱状。非柱状例如是圆锥、漏斗或锥状。所述通孔619及621的侧面边界也可以是曲线状或大体上呈特定形状。
[0036]参考图6E,所述通孔619及621可利用导电材料填入以分别形成电性互连件620及622。所述电性互连件620及622可利用任何镀膜技术形成，如无电镀及/或电镀。如图所不，形成导电层613于所述第一电介质层610的表面上。所述导电层613可利用任何镀膜技术形成，如无电镀及/或电镀。在一实施例中，所述电性互连件620及622与所述导电层613在同一步骤中形成。
[0037]参考图6F,图案化所述导电层613,以形成所述图案化导电层612。所述图案化导电层612可包括至少一接垫及至少一导电迹线，其可实质上在同一步骤中形成。在一实施例中，所述图案化过程可通过光刻及蚀刻方法达成。在另一实施例中，所述图案化导电层612与所述电性互连件620及622可以选择性电镀方式形成。此外，如图所示，针对所述衬底结构600的背面进行图案化，以使所述裸片承座604、所述第一引脚606及所述第二引脚608分离(isolated)。所述图案化步骤露出至少部分的所述第一引脚606、所述裸片承座604及所述第二引脚608的表面，在对应所述开口 605处露出部分的所述第一电介质层610，及界定出所述第一引脚606、所述裸片承座604及所述第二引脚608间的开口 636。在一实施例中，针对所述衬底结构600的背面进行图案化的步骤可在所述第二引脚608的表面形成凹处。所述背面蚀刻步骤经控制，以使所述凹处的表面与所述第一电介质层610的预定形成侧面610d(见图61)间隔一距离，所述凹处的表面与所述第一电介质层610的预定形成侧面610d(见图61)所间隔的所述距离需够宽，以使后续在利用镀膜方式形成导电层616 (见图61)时，所述导电层616 (见图61)最多仅能形成在部分的所述第一电介质层610的下表面610b上，而无法与所述第二引脚608接触。
[0038]参考图6G,第二电介质层614布置于所述第一电介质层610上,覆盖所述图案化导电层612，及填入所述图案化导电层612所界定出的开口。所述第二电介质层614可利用形成第一电介质层同样的方式形成。如图所示，所述第二电介质层614可具有至少一开口614c，以露出所述图案化导电层612欲电性连接的部分。所述显露的部分可为接垫。此外，如图所示，第三电介质层628安置于所述衬底结构600的背面上，填入所述第一引脚606、所述裸片承座604及所述第二引脚608间所界定出的开口 636。所述第三电介质层628可具有开口 628c，露出部分的所述第一引脚606、部分的所述裸片承座604及部分的所述第二引脚608的背面，以作为外部电性连接。所述第二电介质层614及所述第三电介质层628可为防焊层。所述第二电介质层614及所述第三电介质层628可由感光性干膜或其它种可图案化的材料组成，例如可为但不限于聚酰亚胺。所述开口 614c及628c可利用光刻/蚀刻、激光钻孔、机械钻孔方式或其它可行的方式形成。在一实施例中，所述开口 614c及628c以激光钻孔方式形成。在另一实施例中，所述开口 614c及628c以光刻(photolithography)方式形成。
[0039]参考图6H,将导电材料填入所述第二电介质层614所界定出的露出图案化导电层612的开口以形成电性互连件630。所述电性互连件630可利用任何技术形成，如焊锡。所述电性互连件630可为锡块或焊球630，与一元件(可为主动或被动元件)632电性连接。接着，如图所示，第三电介质层634(可为封装材料)安置在所述第二电介质层614上。所述第三电介质层634包覆所述第二电介质层614及所述兀件632。
[0040]参考图61，首先是先针对图6H的封装结构进行切单步骤，以将所述封装结构中的多个半导体封装件个别独立出来。进行所述切割步骤，以使个别的半导体封装件的第一引脚606的外侧面606c露出来,其中所述第一电介质层610的外侧面610c与所述第一引脚606的外侧面606c齐平；及其中所述第一电介质层610的外侧面610d与所述第二引脚608的外侧面608c间隔一距离。接着，安置金属层616于所述第二电介质层614的上表面614a及其侧面、所述第一电介质层610的侧面、所述第一引脚606的侧面606c，及所述第一电介质层610未与所述第二引脚608的侧面608c接触的侧面610d。所述金属层616可保形涂布(conformally coating)在所述个别半导体封装件上。所述金属层616可利用涂布、喷涂、等离子体溅镀或其它可行的方式安置在个别的半导体封装件上。
[0041]上述实施例仅为说明本发明的原理的功效，而非用以限制本发明。因此，所属领域的技术人员对上述实施例进行修改及变化仍不脱本发明的精神。
[0042]本案的说明书及图式仅用于阐释本发明，并非意图限制本发明的权利范围；此外，本案图式中所绘示的各技术特征及元件仅用于使本发明领域的技术人员更了解本发明，其绘示的尺寸及其对应关未必表示其实际关系，本发明领域的技术人员，当能根据本案所提供的权利要求书、发明说明及图式，了解本案权利要求书所涵盖的发明范围，本发明的权利范围当以本案权利要求书为准，涵盖本发明领域的技术人员从本案的说明书及图式所能合理推知的范围。
【权利要求】
1.一种元件嵌入式封装结构，其包含: 裸片承座； 裸片，安置于所述裸片承座上； 第一引脚及第二引脚，安置于所述裸片承座的周围； 第一电介质层，覆盖所述裸片、所述裸片承座、所述第一引脚及所述第二引脚，且所述第一电介质层具有第一通孔，露出至少部分的所述裸片，及第二通孔，露出至少部分的所述第二引脚，其中所述第一电介质材料的一侧面与所述第一引脚的一侧面实质上齐平； 图案化导电层，安置于所述第一电介质层的上表面上，其中所述图案化导电层通过所述第一通孔与所述裸片电性连接，且所述图案化导电层通过所述第二通孔与所述第二引脚电性连接； 第二电介质层，安置于所述第一电介质层上，且所述第二电介质层覆盖所述图案化导电层 '及 导电层，包覆所述第二电介质层的上表面及侧面，及所述第一电介质层的所述侧面，并且与所述第一引脚的所述侧面直接接触。
2.根据权利要求1所述的元件嵌入式封装结构，其中所述第一电介质层进一步包括补强材。
3.根据权利要求2所述的元件嵌入式封装结构，其中所述补强材为玻璃纤维布。
4.根据权利要求1所述的元件嵌入式封装结构，其中所述第一引脚用于接地。
5.根据权利要求1所述的元件嵌入式封装结构，其中所述第二引脚进一步包括嵌入在第一电介质层的第一部分以及突出在第一电介质层之外的第二部分。
6.根据权利要求5所述的元件嵌入式封装结构，其中所述第二部分的侧面具有凹处。
7.根据权利要求5所述的元件嵌入式封装结构，其中所述第二引脚进一步包括顶点位于所述第一部分与所述第二部分的交界处。
8.根据权利要求1所述的元件嵌入式封装结构，其进一步包括第三电介质层安置于所述第一电介质层的下表面上，具有露出至少部分所述裸片承座、至少部分所述第一引脚及至少部分所述第二引脚的开口。
9.一种半导体装置，其包含: 裸片承座； 裸片，安置于所述裸片承座上； 第一引脚及第二引脚，安置于所述裸片承座的周围； 第一电介质层，覆盖所述裸片、所述裸片承座、所述第一引脚及所述第二引脚，且所述第一电介质层具有第一通孔，露出至少部分的所述裸片，及第二通孔，露出至少部分的所述第二引脚，其中所述第一电介质材料的一侧面与所述第一引脚的一侧面实质上齐平； 图案化导电层，安置于所述第一电介质层的上表面上，其中所述图案化导电层通过所述第一通孔与所述裸片电性连接，且所述图案化导电层通过所述第二通孔与所述第二引脚电性连接； 第二电介质层，安置于所述第一电介质层上，且所述第二电介质层覆盖所述图案化导电层，及具有第三通孔，露出部分的所述图案化导电层； 元件通过所述第三通孔与所述图案化导电层电性连接； 第三电介质层包覆所述第二电介质层及所述元件；及 导电层，保形涂布在所述第三电介质层的表面及侧面、所述第二电介质层的一侧面及所述第一电介质层的所述侧面，并与所述第一引脚的所述侧面直接接触。
10.一种半导体装置，其包含: 导电框架，包括裸片承座，以及第一引脚及第二引脚安置于所述裸片承座的周围； 裸片，安置于所述裸片承座上； 第一电介质层，覆盖所述裸片及所述导电框架，其中所述第一电介质层的一侧面对齐所述第一引脚的一侧面； 第一导电通孔，安置在所述第一电介质层内，与所述裸片电性连接； 第二导电通孔，安置在所述第一电介质层内，与所述第二引脚电性连接； 图案化导电层，安置于所述第一电介质层的上表面上，电性连接所述第一导电通孔及所述第二导电通孔； 第二电介质层，覆盖所述第一电介质层上及所述图案化导电层 '及金属层，保形涂布在所述第二电介质层的上表面及侧面及所述第一电介质层的侧面，并且与所述第一引脚的侧面直接接触。
11.一种元件嵌入式封装结构的制造方法，包含: 提供基底结构，所述基底结构包含至少一裸片承座、至少一第一引脚及至少一第二引脚； 布置裸片于所述裸片承座上； 布置第一电介质层于所述衬底结构上，所述第一电介质层覆盖所述裸片、所述裸片承座、所述第一引脚及所述第二引脚； 在所述第一电介质层形成第一通孔，暴露出部分所述裸片； 在所述第一电介质层形成第二通孔，暴露出部分所述第二引脚； 以选择性电镀方式形成图案化导电层于所述第一电介质层上、所述第一开口及所述第二开口 ； 布置第二电介质层覆盖所述第一电介质层及所述图案化导电层； 蚀刻所述基底结构使所述裸片承座、所述第一引脚及所述第二引脚分离； 进行切单步骤，所述切单步骤露出所述第一电介质层的一侧面及所述第一引脚的一侧面，其中所述第一电介质层的所述侧面与所述第一引脚的所述侧面齐平；及 安置金属层覆盖所述第二电介质层的上表面及所述第一电介质层的所述侧面，以及所述第一引脚的所述侧面。
12.根据权利要求12所述的方法，其以等离子体溅镀方式安置所述金属层。
13.根据权利要求12所述的方法，其以激光钻孔方式形成所述第一开口及所述第二开□。
14.根据权利要求12所述的方法，其以光刻方式形成所述第一开口及所述第二开口。
【文档编号】H01L23/31GK104319265SQ201410424515
【公开日】2015年1月28日 申请日期:2014年8月26日 优先权日:2014年8月26日
【发明者】林弈嘉, 廖国宪, 李明锦 申请人:日月光半导体制造股份有限公司