Nand闪存的镶嵌结构的制造方法
【专利摘要】本发明公开了一种NAND闪存的镶嵌结构的制造方法。在衬底中的第一介电层及NAND串间的接触窗插塞上先依序形成终止层及第二介电层。在第二介电层上依序形成具有对应接触窗插塞的至少一第一开口的图案化终止层和第三介电层。在第三介电层上形成具有对应第一开口的至少一第二开口的图案化掩膜层，并以图案化掩膜层为掩膜，移除对应第二开口的第三介电层及对应第一开口的第二介电层，以形成沟槽及介层窗，并暴露出接触窗插塞。然后在沟槽及介层窗内形成与接触窗插塞接触的导体层。
【专利说明】NAND闪存的镶嵌结构的制造方法
【技术领域】
[0001]本发明是有关于一种易失性存储器的制造方法，且特别是有关于一种NAND闪存的镶嵌结构的制造方法。
【背景技术】
[0002]随着积体电路技术的进步及元件尺寸的缩小，为了克服愈来愈小的线宽以及防止对准失误(mis-alignment),通常会采用自行对准工艺(self-alignment process)的设计。
[0003]以NAND闪存元件为例，为了确保电性连接，各位线需要覆盖介层窗，且介层窗必须覆盖并垂直地对准相对应的接触窗，因此通常需进行多道光刻工艺来形成上述结构，且需要高的解析度，从而容易增加对准失误的风险。
[0004]因此，亟需一种可简化工艺步骤及避免对准失误问题的NAND闪存的互连(interconnection)的制造方法。
【发明内容】
[0005]本发明提供一种NAND闪存的镶嵌结构的制造方法，其可简化工艺步骤以及避免对准失误。
[0006]本发明另提供一种NAND闪存的镶嵌结构的制造方法，其以简单步骤形成位线，而同时降低周边区中导线的电阻值。
[0007]本发明提出一种NAND闪存的镶嵌结构的制造方法。提供具有存储单元阵列的衬底，存储单元阵列包括沿一方向配置的多个NAND串，且在此方向上，各NAND串包括多个字线及位于多个字线下方的多个浮置栅极，以及位在多个字线的两端的两个选择晶体管。在衬底上形成覆盖存储单元阵列的第一介电层。在邻近的NAND串之间形成接触衬底的至少一接触窗插塞。在第一介电层及接触窗插塞上依序形成终止层及第二介电层。在第二介电层上形成图案化终止层，其具有对应接触窗插塞的至少一第一开口并露出第二介电层。在图案化终止层上及第一开口中形成第三介电层。在第三介电层上形成图案化掩膜层，其具有对应第一开口的至少一第二开口，且此第二开口沿上述方向延伸并露出第三介电层。以图案化掩膜层为掩膜，移除自第二开口露出的第三介电层而形成沟槽，并继续移除自第一开口露出的第二介电层而形成介层窗并露出终止层。移除露出的终止层，使接触窗插塞暴露出来。在沟槽及介层窗内形成与接触窗插塞接触的导体层。
[0008]本发明另提出一种NAND闪存的镶嵌结构的制造方法。提供具有存储单元阵列及周边区的衬底，且周边区包括至少一晶体管，以及存储单元阵列包括沿一方向配置的多个NAND串，而在此方向上，各NAND串包括多个字线及位于多个字线下方的多个浮置栅极，以及位在多个字线的两端的两个选择晶体管。在衬底上形成覆盖存储单元阵列及周边区的晶体管的第一介电层。在邻近的NAND串之间形成接触衬底的至少一第一接触窗插塞。在第一介电层及第一接触窗插塞上依序形成终止层及第二介电层。在第二介电层上形成图案化终止层，其具有对应第一接触窗插塞的至少一第一开口与位于周边区的至少一第二开口，并露出第二介电层。在图案化终止层上以及第一开口及第二开口中形成第三介电层。在第三介电层上形成图案化掩膜层，其具有对应第一开口且沿上述方向延伸的至少一第三开口，以及对应第二开口的至少一第四开口，并露出第三介电层。以图案化掩膜层为掩膜，移除自第三开口与第四开口露出的第三介电层而形成沟槽，并继续移除自第一开口及第二开口露出的第二介电层而形成介层窗并露出终止层。移除露出的终止层，使第一接触窗插塞及周边区的第一介电层暴露出来。在沟槽与介层窗内形成与第一接触窗插塞接触的导体层。
[0009]基于上述，本发明所提出的NAND闪存的镶嵌结构的制造方法利用自行对准双镶嵌(self aligned daul damascene)工艺，以形成位线及与介层窗插塞，因而有效降低工艺步骤复杂度以及避免对准失误。另外，本发明所提出的NAND闪存的镶嵌结构的制造方法可在衬底上同时对存储单元阵列及周边区进行处理，因此有效地降低工艺复杂度，并且可降低周边区中导线的电阻值。
[0010]为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
【专利附图】
【附图说明】
[0011]图1到图7C为依照本发明的第一实施例的NAND闪存的镶嵌结构的制造流程图。
[0012]图8A到图8G为依照本发明的第二实施例的NAND闪存的镶嵌结构的制造流程剖面图。
[0013]图9A到图9F为依照本发明的第三实施例的NAND闪存的镶嵌结构的制造流程剖面图。
[0014]图1OA到图1OD为依照本发明的第四实施例的NAND闪存的镶嵌结构的制造流程剖面图。
[0015]其中，附图标记说明如下:
[0016]100、200:衬底
[0017]102、202:存储单元阵列
[0018]104、204:NAND 串
[0019]106、206:字线
[0020]107,207:浮置栅极
[0021]108、208:选择晶体管
[0022]109、209:栅间介电层
[0023]110、210:栅极氧化层
[0024]111、211:间隔壁
[0025]112、212:第一介电层
[0026]114、214、314、315:接触窗插塞
[0027]116、216、316:终止层
[0028]118、218、318:第二介电层
[0029]122、222、322、422:图案化终止层
[0030]123、125、223、225、231、233、227、323、325、331、333、327、423、425、433、427:开口
[0031]124、224、324、424:第三介电层[0032]126、226、326、426:图案化掩膜层
[0033]127:沟槽
[0034]128、228a、228b、328a、328b、428:介层窗
[0035]130、230、330、430:导体层
[0036]203:周边区
[0037]205:晶体管
[0038]205a:栅极
[0039]205b:栅介电层
【具体实施方式】
[0040]图1到图7C为依照本发明的第一实施例的NAND闪存的镶嵌结构的制造流程图。
[0041]首先，请参照图1，提供其上具有存储单元阵列102的衬底100，衬底100例如是硅衬底。在B-B线方向上，存储单元阵列102配置有多个NAND串104，各个NAND串104包括多个字线106、位在字线106下方的浮置栅极107，以及位在多个字线106两端的两个选择晶体管108，其中字线106及浮置栅极107的材料例如是掺杂多晶硅。而字线106与浮置栅极107之间还包括具有栅间介电层109，其材料例如是氧化硅/氮化硅/氧化硅。此外，在衬底100与存储单元阵列102之间还包括形成有栅极氧化层110，其材料例如是氧化硅，而其形成方法包括进行热氧化法。另外，在图1中的各个NAND串104虽然只绘示2个字线106，但本发明并不限定于此。
[0042]接着，请参照图2，在衬底100上形成第一介电层112，以覆盖存储单元阵列102。第一介电层112的材料例如是氧化娃，而其形成方法包括进行化学气相沈积工艺。之后，在B-B线方向上的邻近的两个NAND串104之间形成接触衬底100的接触窗插塞114。接触窗插塞114的材料例如是金属钨，而其形成方法例如在第一介电层112及栅极氧化层110中形成暴露出部分衬底100的接触窗开口(未绘示)，然后于接触窗开口中填满金属材料，以形成接触窗插塞114，但本发明并不以此为限。此外，在形成第一介电层112之前还可选择于选择晶体管108的侧壁上形成间隔壁(spaceiOlll，其材料例如是氮化硅。在本实施例中，接触窗插塞114例如是位线接触窗插塞，且当形成位线接触窗插塞的同时，还可形成NAND串104的源极线插塞(未绘示)。另外，在图2中，虽然绘示衬底100上具有5个接触窗插塞114，但本发明并不限定于此。
[0043]此外，虽然图2中绘示的第一介电层112高于间隔壁111而覆盖NAND串104，但本发明并不以此为限；换句话说，第一介电层112的顶面可与间隔壁111的顶面共平面，刚好填满NAND串104之间的空隙。
[0044]之后，请参照图3，在第一介电层112及接触窗插塞114上依序形成终止层116及第二介电层118。终止层116的材料例如是氮化硅，而其形成方法包括进行化学气相沈积工艺。而第二介电层118例如是氧化硅层，其形成方法包括进行化学气相沈积工艺。
[0045]然后，请参照图4，在第二介电层118上形成图案化终止层122，其具有对应接触窗插塞114的至少一第一开口 123，并暴露出对应第一开口 123的部分第二介电层118。图案化终止层122的材料例如是氮化硅，而其形成方法例如先在第二介电层118上全面性地沈积一层材料层，再进行光刻蚀刻工艺，以于此材料层中形成第一开口 123。[0046]之后，请参照图5A、图5B及图5C，其中图5A为上视图，图5B为沿图5A中的B-B线的剖面图，而图5C为沿图5A中的C-C线的剖面图。在图案化终止层122上及第一开口123中形成第三介电层124。第三介电层124例如是氧化硅层，其形成方法包括进行化学气相沈积工艺。接着，在第三介电层124上形成图案化掩膜层126，其具有对应第一开口 123的至少一第二开口 125，且第二开口 125呈沟槽状并暴露出对应第二开口 125的部分第三介电层124。图案化掩膜层126的材料例如是光阻材料，且其第二开口 125是以光刻工艺形成。在其他实施例中，图案化掩膜层126亦可为硬掩膜(hard mask)。
[0047]然后，请参照图6A及图6B，其分别显示图5B以及图5C的下一步骤的同一视角图。在以图案化掩膜层126为掩膜，移除自第二开口 125露出的部分第三介电层124而形成沟槽127之后，继续移除自第一开口 123露出的部分第二介电层118而形成介层窗128并暴露出对应第一开口 123的部分终止层116。部分第三介电层124及部分第二介电层118的移除方法例如干蚀刻工艺。
[0048]之后，请参照图7A、图7B及图7C，其中图7A为上视图，图7B为沿图7A中的B-B线的剖面图，而图7C为沿图7A中的C-C线的剖面图。移除露出的部分终止层116，使接触窗插塞114暴露出来，部分终止层116的移除方法包括进行干蚀刻工艺。接着，在沟槽127及介层窗128内形成导体层130，且导体层130与接触窗插塞114相接触，其中导体层130的材料例如是金属钨，而其形成方法包括进行化学气相沈积工艺。然后，可通过化学机械研磨工艺(CMP)将沟槽127之外的金属钨移除。此外，在形成导体层130之前，还可先将图案化掩膜层126移除，且移除方法包括进行干式蚀刻工艺。在本实施例中，沿B-B线方向延伸的导体层130是作为NAND闪存的位线。
[0049]基于第一实施例可知，上述NAND闪存的制造方法于介电层中夹了一层图案化终止层122，并利用介电层(如氧化硅)对终止层(如氮化硅)的高蚀刻选择比，以一步骤蚀刻工艺形成沟槽127及介层窗128，并一步骤完成金属钨的填入，因此为一自行对准双镶嵌工艺，其有效地降低工艺步骤复杂度，及避免对准失误。
[0050]图8A到图8G为依照本发明的第二实施例的NAND闪存的镶嵌结构的制造流程剖面图。应注意，图示仅作为解说之用，并非用以限定本发明。
[0051]首先，请参照图8A，提供衬底200，衬底200例如是硅衬底，且其具有存储单元阵列202及周边区203，其中周边区203包括至少一晶体管205，晶体管205由栅介电层205b及位于栅介电层205b上的栅极205a所构成。另外，在剖面方向上，存储单元阵列202配置有多个NAND串204，各个NAND串204包括多个字线206、位在字线206下方的多个浮置栅极207，以及位在多个字线206两端的两个选择晶体管208，其中字线206及浮置栅极207的材料例如是掺杂多晶硅，其可与周边区203的栅极205a—起形成。而字线206与浮置栅极207之间还包括有栅间介电层209，其材料例如是氧化硅/氮化硅/氧化硅。此外，在衬底200与存储单元阵列202之间还包括形成有栅极氧化层210，其材料例如是氧化硅，而其可与周边区203的栅介电层205b —起通过如热氧化法的类的工艺形成。另外，在图8A中的各个NAND串204虽然只绘示2个字线206，且周边区203只绘示一个晶体管205，但本发明并不限定于此。
[0052]接着，请参照图8B，在衬底200上形成第一介电层212，以覆盖存储单元阵列202及周边区203的晶体管205。第一介电层212的材料例如是氧化硅，而其形成方法包括进行化学气相沈积工艺。此外，在形成第一介电层212之前，可选择于选择晶体管208及晶体管205的侧壁上形成间隔壁211，其材料例如是氮化硅。另外，虽然图SB中绘示的第一介电层212高于间隔壁211而覆盖NAND串204，但本发明并不以此为限；换句话说，第一介电层212的顶面可与间隔壁211的顶面共平面，刚好填满住NAND串204之间的空隙。之后，在剖面方向上的邻近的两个NAND串204之间形成接触衬底200的第一接触窗插塞214。第一接触窗插塞214的材料例如是金属钨，而其形成方法例如在第一介电层212及栅极氧化层210中形成暴露出部分衬底200的接触窗开口(未绘示)，然后于接触窗开口中填满金属材料，以形成第一接触窗插塞214,但本发明并不以此为限。在本实施例中,第一接触窗插塞214例如是位线接触窗插塞，且当形成位线接触窗插塞的同时，还可形成NAND串204的源极线插塞(未绘示)。
[0053]之后，请参照图SC，在第一介电层212及第一接触窗插塞214上依序形成终止层216及第二介电层218。终止层216的材料例如是氮化硅，而其形成方法包括进行化学气相沈积工艺工艺。而第二介电层218例如是氧化硅层，其形成方法包括进行化学气相沈积工艺。
[0054]然后，请参照图8D，在第二介电层218上形成图案化终止层222，其具有对应第一接触窗插塞214的至少一第一开口 223及位于周边区203的至少一第二开口 231，并暴露出对应第一开口 223及第二开口 231的部分第二介电层218。图案化终止层222的材料例如是氮化硅，而其形成方法例如先在第二介电层218上全面性地沈积一层材料层，再进行光刻蚀刻工艺，以于此材料层中形成第一开口 223及第二开口 231。之后，在图案化终止层222上以及第一开口 223及第二开口 231中形成第三介电层224。第三介电层224例如是氧化硅层，其形成方法包括进行化学气相沈积工艺。另外，图8D中的第二开口 231虽然绘示在周边区203的晶体管205上方，但本发明并不以此为限。
[0055]接着，请参照图8E，在第三介电层224上形成图案化掩膜层226，其在存储单元阵列202上具有对应第一开口 223且沿剖面方向延伸的至少一第三开口 225，以及在周边区203有对应第二开口 231的至少一第四开口 233，并暴露出部分第三介电层224。图案化掩膜层226的材料例如是光阻材料，且其第三开口 225及第四开口 233是以光刻工艺形成，但本发明并不以此为限。在其他实施例中，图案化掩膜层226亦可为硬掩膜。其中，图SE中的虚线表示图案化掩膜层226在平行于剖面方向上的轮廓；且在贯穿页面的方向上，图案化掩膜层226内的第三开口 225是间隔排列，如第一实施例中的图5A及图5C所示。
[0056]然后，请参照图8F，以图案化掩膜层226为掩膜，移除自第三开口 225及第四开口233露出的部分第三介电层224而在存储单元阵列202上形成沟槽以及在周边区203形成开口 227，并继续移除自第一开口 223及第二开口 231露出的部分第二介电层218而在存储单元阵列202上形成介层窗228a以及在周边区203形成介层窗228b，并暴露出部分终止层216。移除部分第三介电层224及部分第二介电层218的方法例如干蚀刻工艺。其中，图8F的存储单元阵列202中的沟槽平行于剖面方向，如第一实施例中的图6B所示的沟槽127。
[0057]之后，请参照图8G，移除露出的部分终止层216，使第一接触窗插塞214暴露出来，此时周边区203的第一介电层212也会暴露出来。部分终止层216的移除方法包括进行干蚀刻工艺。接着，在沟槽、开口 227及介层窗228a-b内形成导体层230，且导体层230与第一接触窗插塞214相接触，其中导体层230的材料例如是金属钨，而其形成方法包括进行化学气相沈积工艺。然后，可通过化学机械研磨工艺将沟槽和开口 227之外的金属钨移除。此夕卜，在形成导体层230之前，还可先将图案化掩膜层226移除，且移除方法包括进行干式蚀刻工艺。在本实施例中，存储单元阵列202上沿剖面方向延伸的导体层230是作为NAND闪存的位线，而周边区203的导体层230可作为互连。
[0058]同样地，第二实施例是通过自行对准双镶嵌工艺形成位线及与接触窗插塞接触的介层窗插塞，因而有效地降低工艺复杂度，及避免对准失误。另外，第二实施例因为NAND闪存的位线和互连是利用一致的步骤制作，所以不但不会增加工艺复杂度，还能通过增加互连的深度，从而降低其阻值。
[0059]图9A到图9F为依照本发明的第三实施例的NAND闪存的镶嵌结构的制造流程剖面图。其中，图9A为接续图8A之后所进行的步骤。此外，第三实施例和第二实施例中相同或相类似的构件可采用相同的材料或方法来进行，故于此不再赘述。
[0060]首先，请参照图9A，在剖面方向上的邻近的两个NAND串204之间形成接触衬底200的第一接触窗插塞314，且同时在周边区203中的晶体管205的至少一侧形成接触衬底200的第二接触窗插塞315。第一接触窗插塞314及第二接触窗插塞315的材料例如是金属钨，而其形成方法可参照上述各实施例。在本实施例中，第一接触窗插塞314例如是位线接触窗插塞，且当形成位线接触窗插塞的同时，还可形成NAND串204的源极线插塞(未绘示)；第二接触窗插塞315则可连接至晶体管205的源/漏极(未绘示)。
[0061]接着，请参照图9B，在第一介电层212、第一接触窗插塞314及第二接触窗插塞315上依序形成终止层316及第二介电层318。终止层316的材料例如是氮化硅，而其形成方法可参照上述各实施例。而第二介电层318例如是氧化硅层，其形成方法亦可参照上述各实施例。
[0062]然后，请参照图9C，在第二介电层318上形成图案化终止层322，其具有对应第一接触窗插塞314的至少一第一开口 323及对应周边区203的第二接触窗插塞315的至少一第五开口 331，并暴露出对应第一开口 323及第五开口 331的部分第二介电层318。图案化终止层322的材料例如是氮化硅，而其形成方法例如先在第二介电层318上全面性地沈积一层材料层，再进行光刻蚀刻工艺，以于此材料层中形成第一开口 323及第五开口 331。
[0063]之后，在图案化终止层322上以及第一开口 323及第五开口 331中形成第三介电层324。第三介电层324例如是氧化硅层，其形成方法可参照上述各实施例。
[0064]接着，请参照图9D，在第三介电层324上形成图案化掩膜层326，其在存储单元阵列202上具有对应第一开口 323且沿剖面方向延伸的至少一第三开口 325，以及在周边区203有对应第五开口 331的至少一第六开口 333，并暴露出部分第三介电层324。图案化掩膜层326的材料与形成方式可参照上述各实施例。其中，图9D中的虚线表示图案化掩膜层326在平行于剖面方向上的轮廓；且在贯穿页面的方向上，与图案化掩膜层326内的第三开口 325间隔排列，如第一实施例中的图5A及图5C所示。另外，第六开口 333不但可如图9D所示是在贯穿页面的方向上延伸，也可依设计需要而改为沿剖面方向延伸。
[0065]然后，请参照图9E，以图案化掩膜层326为掩膜，移除自第三开口 325及第六开口333露出的部分第三介电层324而在存储单元阵列202上形成沟槽以及在周边区203形成开口 327，并继续移除自第一开口 323及第五开口 331露出的部分第二介电层318而在存储单元阵列202上形成介层窗328a以及在周边区203形成介层窗328b，并暴露出部分终止层316。移除部分第三介电层324及部分第二介电层318的方法例如干蚀刻工艺。其中，图9E中的存储单元阵列202中的沟槽平行于剖面方向，如第一实施例中的图6B所示的沟槽127。
[0066]之后，请参照图9F，移除露出的部分终止层316，使第一接触窗插塞314暴露出来，此时第二接触窗插塞315也会暴露出来。部分终止层316的移除方法包括进行干蚀刻工艺。接着，在沟槽、开口 327及介层窗328a-b内形成导体层330，且导体层330与第一接触窗插塞314及第二接触窗插塞315相接触，导体层330的材料与形成方法可参照上述各实施例。此外，在形成导体层330之前，还可先将图案化掩膜层326移除，且移除方法包括进行干式蚀刻工艺。在本实施例中，在存储单元阵列202上沿剖面方向延伸的导体层330是作为NAND闪存的位线，而周边区203的导体层330可作为互连。
[0067]同样地，第三实施例是通过自行对准双镶嵌工艺形成位线及与接触窗插塞接触的介层窗插塞，因而有效地降低工艺复杂度，及避免对准失误。另外，第三实施例因为NAND闪存的位线和互连是利用一致的步骤制作，所以不会增加工艺复杂度，从而节省工艺成本。
[0068]图1OA到图1OD为依照本发明的第四实施例的NAND闪存的镶嵌结构的制造流程剖面图。其中，图1OA为接续图9B之后所进行的步骤。此外，第四实施例和第三实施例中相同或相类似的构件可采用相同的材料或方法来进行，故于此不再赘述。
[0069]首先，请参照图10A，在第二介电层318上形成图案化终止层422，其具有对应第一接触窗插塞314的至少一第一开口 423，并暴露出对应第一开口 423的部分第二介电层318。之后，在图案化终止层422上以及第一开口 423中形成第三介电层424。
[0070]接着，请参照图10B，在第三介电层424上形成图案化掩膜层426，其在存储单元阵列202上具有对应第一开口 423且沿剖面方向延伸的至少一第三开口 425，以及在周边区203有对应第二接触窗插塞315的至少一第七开口 433，并暴露出部分第三介电层424。其中，图1OB中的虚线表示图案化掩膜层426在平行于剖面方向上的轮廓；且在贯穿页面的方向上，与图案化掩膜层426内的第三开口 425间隔排列，如第一实施例中的图5A及图5C所示。另外，第七开口 433不但可如图1OB所示是在贯穿页面的方向上延伸，也可依设计需要而改为沿剖面方向延伸。
[0071]然后，请参照图10C，以图案化掩膜层426为掩膜，移除自第三开口 425及第七开口 433露出的部分第三介电层424而在存储单元阵列202上形成沟槽以及在周边区203形成开口 427，并继续移除自第一开口 423露出的部分第二介电层318而在存储单元阵列202上形成介层窗428，并暴露出部分终止层316。其中，图1OC中的存储单元阵列202中的沟槽平行于剖面方向，如第一实施例中的图6B所示的沟槽127。
[0072]之后，请参照图10D，移除露出的部分终止层316，使第一接触窗插塞314暴露出来，此时周边区203的第二介电层318也会暴露出来。接着，在沟槽、开口 427与介层窗428内形成导体层430，且导体层430与第一接触窗插塞314相接触。此外，在形成导体层430之前，还可先将图案化掩膜层426移除。在本实施例中，在存储单元阵列202上沿剖面方向延伸的导体层430是作为NAND闪存的位线，而周边区203的导体层430可作为互连。
[0073]同样地，第四实施例是通过自行对准双镶嵌工艺形成位线及与接触窗插塞接触的介层窗插塞，因而有效地降低工艺复杂度，及避免对准失误。另外，第四实施例因为NAND闪存的位线和互连是利用一致的步骤制作，所以不会增加工艺复杂度，从而节省工艺成本。
[0074]此外，本发明的NAND闪存的镶嵌结构的制造方法，针对周边区的电路设计，根据需求而可选择性地将第二实施例、第三实施例及第四实施例结合使用。
[0075]综上所述，上述实施例所提出的NAND闪存的镶嵌结构的制造方法采用自行对准双镶嵌工艺，以一步骤形成沟槽及介层窗，从而形成位线及与接触窗插塞接触的介层窗插塞，因此有效地降低工艺步骤复杂度，及避免对准失误。另外，上述实施例所提出的NAND闪存的镶嵌结构的制造方法可利用一致的步骤制作出NAND闪存的位线和互连，从而降低工艺步骤复杂度及工艺成本，并可通过增加周边区的互连的深度，而降低其阻值。
[0076]虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属【技术领域】中技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视所附的申请专利权利要求范围所界定者为准。
【权利要求】
1.一种NAND闪存的镶嵌结构的制造方法，包括: 提供一衬底，具有一存储单元阵列，该存储单元阵列包括沿一方向配置的多个NAND串，其中在该方向上，各该NAND串包括多个字线及位于该多个字线下方的多个浮置栅极，以及位在该多个字线的两端的两个选择晶体管； 于该衬底上形成一第一介电层，该第一介电层覆盖该存储单兀阵列； 于邻近的各该NAND串之间形成接触该衬底的至少一接触窗插塞； 于该第一介电层及该接触窗插塞上形成一终止层； 于该终止层上形成一第二介电层； 于该第二介电层上形成一图案化终止层，该图案化终止层具有对应该接触窗插塞的至少一第一开口并露出该第二介电层； 于该图案化终止层上及该第一开口中形成一第三介电层； 于该第三介电层上形成一图案化掩膜层，具有对应该第一开口的至少一第二开口，该第二开口沿该方向延伸并露出该第三介电层； 以该图案化掩膜层为掩膜，移除自该第二开口露出的该第三介电层而形成一沟槽，并继续移除自该第一开口露出的该第二介电层而形成一介层窗并露出该终止层； 移除露出的该终止层，使该接触窗插塞暴露出来；以及 在该沟槽及该介层窗内形成一导体层，该导体层与该接触窗插塞接触。
2.如权利要求1所述的NAND闪存的镶嵌结构的制造方法，其中该第一介电层、该第二介电层及该第三介电层包括氧化硅层。
3.如权利要求1所述的NAND闪存的镶嵌结构的制造方法，其中该终止层及该图案化终止层的材料包括氮化硅。
4.如权利要求1所述的NAND闪存的镶嵌结构的制造方法，其中形成该导体层的步骤包括填满该介层窗而形成一介层窗插塞，并填满该沟槽而形成一位线。
5.如权利要求1所述的NAND闪存的镶嵌结构的制造方法，其中形成该导体层的步骤前还包括移除该图案化掩膜层。
6.如权利要求1所述的NAND闪存的镶嵌结构的制造方法，其中在形成该第一介电层之前，还包括至少在各该选择晶体管的侧壁上形成一间隔壁。
7.如权利要求6所述的NAND闪存的镶嵌结构的制造方法，其中该间隔壁包括氧化硅层。
8.—种NAND闪存的镶嵌结构的制造方法，包括: 提供一衬底，具有一存储单元阵列及一周边区，其中该周边区包括至少一晶体管，该存储单元阵列包括沿一方向配置的多个NAND串，而在该方向上，各该NAND串包括多个字线及位于该多个字线下方的多个浮置栅极，以及位在该多个字线的两端的两个选择晶体管； 于该衬底上形成一第一介电层，该第一介电层覆盖该存储单元阵列及该周边区的该晶体管； 于邻近的各该NAND串之间形成接触该衬底的至少一第一接触窗插塞； 于该第一介电层及该第一接触窗插塞上形成一终止层； 于该终止层上形成一第二介电层； 于该第二介电层上形成一图案化终止层，该图案化终止层具有对应该第一接触窗插塞的至少一第一开口与位于该周边区的至少一第二开口，并露出该第二介电层； 于该图案化终止层上以及该第一开口及该第二开口中形成一第三介电层； 于该第三介电层上形成一图案化掩膜层，其中具有对应该第一开口且沿该方向延伸的至少一第三开口，以及对应该第二开口的至少一第四开口，并露出该第三介电层； 以该图案化掩膜层为掩膜，移除自该第三开口与该第四开口露出的该第三介电层而形成一沟槽，并继续移除自该第一开口及该第二开口露出的该第二介电层而形成一介层窗并露出该终止层； 移除露出的该终止层，使该第一接触窗插塞暴露出来且暴露该周边区的该第一介电层；以及 在该沟槽与该介层窗内形成一导体层，该导体层与该第一接触窗插塞接触。
9.如权利要求8所述的NAND闪存的镶嵌结构的制造方法，其中形成该图案化终止层的步骤包括使该第二开口对应于该周边区的该晶体管上。
10.如权利要求8所述的NAND闪存的镶嵌结构的制造方法，其中形成该第一接触窗插塞的步骤包括于该周边区中的该晶体管的至少一侧形成接触该衬底的至少一第二接触窗插塞。
11.如权利要求10所述的NAND闪存的镶嵌结构的制造方法，其中形成该图案化终止层的步骤包括使该图案化终止层在该周边区中具有对应该第二接触窗插塞的至少一第五开□。
12.如权利要求11所述的NAND闪存的镶嵌结构的制造方法，其中形成该图案化掩膜层的步骤包括使该图案化掩膜层在该周边区中具有对应该第五开口的至少一第六开口。
13.如权利要求10所述的NAND闪存的镶嵌结构的制造方法，其中形成该图案化掩膜层的步骤包括使该图案化掩膜层在该周边区中具有对应该第二接触窗插塞的至少一第七开□。
14.如权利要求13所述的NAND闪存的镶嵌结构的制造方法，其中以该图案化掩膜层为掩膜，移除自该第七开口露出的该第三介电层而形成一沟槽。
15.如权利要求8所述的NAND闪存的镶嵌结构的制造方法，其中该第一介电层、该第二介电层及该第三介电层包括氧化硅层。
16.如权利要求8所述的NAND闪存的镶嵌结构的制造方法，其中该终止层及该图案化终止层的材料包括氮化硅。
17.如权利要求8所述的NAND闪存的镶嵌结构的制造方法，其中形成该导体层的步骤前还包括移除该图案化掩膜层。
18.如权利要求8所述的NAND闪存的镶嵌结构的制造方法，其中在形成该第一介电层之前，还包括至少在各该选择晶体管及该晶体管的侧壁上形成一间隔壁。
19.如权利要求18所述的NAND闪存的镶嵌结构的制造方法，其中该间隔壁包括氧化硅层。
【文档编号】H01L21/8247GK103972175SQ201310028291
【公开日】2014年8月6日 申请日期:2013年1月25日 优先权日:2013年1月25日
【发明者】蒋汝平, 廖修汉 申请人:华邦电子股份有限公司