基于纳米结构的nand闪存单元及其外围电路的形成方法

专利名称：基于纳米结构的nand闪存单元及其外围电路的形成方法
技术领域：
本发明实施例针对高密度半导体设备(例如非易失性存储器)以及形成高密度半导体设备的方法。
背景技术：
在大多数集成电路应用中，分配用于实现各种集成电路功能的衬底面积持续减少。例如，半导体存储器设备以及它们的制造工艺正不断演进，以满足在给定面积的硅衬底内增加能够存储的数据量的需求。这些需求旨在增加给定大小的存储卡或其它类型封装的存储容量，和/或减小它们的尺寸。在最流行的非易失性半导体存储器当中，有电可擦除可编程只读存储器(EEPR0M， 包括FLASH EEPR0M，即闪速EEPR0M)以及电可编程只读存储器(EPROM)。一种流行的FLASH EEPROM架构利用NAND阵列，该NAND阵列具有大量的存储器单元串，存储器单元通过在各位线与共用源极线之间的一个或多个选择晶体管连接。图1是示出单个NAND串的俯视图， 图2是其等效电路。图1和图2描述的NAND串包括串联在第一选择栅极120与第二选择栅极122之间的四个晶体管100、102、104和106。选择栅极120将NAND串经过位线接触部 1 连接到位线。选择栅极122将NAND串经过源极线接触部1 连接到共用源极线。晶体管100、102、104和106中的每一个都是单独的存储元件且包括控制栅极和浮置栅极。例如，晶体管100包括控制栅极100CG和浮置栅极loore，晶体管102包括控制栅极102CG和浮置栅极102TO，晶体管104包括控制栅极104CG和浮置栅极104TO，晶体管106包括控制栅极106CG和浮置栅极106TO。控制栅极100CG连接到字线札3，控制栅极102CG连接到字线WL2，控制栅极104CG连接到字线WL1，控制栅极106CG连接到字线札0。应注意，尽管图1和图2在NAND串中示出四个存储器单元，但使用四个晶体管仅提供作为示例。NAND串可具有少于四个存储器单元或多于四个存储器单元。例如，一些 NAND串将包括8个存储器单元、16个存储器单元、32个存储器单元或更多。当前FLASH EEPROM阵列的电荷存储元件最普遍的是导电浮置栅极，通常，导电浮置栅极由掺杂多晶硅材料形成。可用于FLASH EEPROM系统的另一类存储器单元利用非导电电介质材料替代导电浮置栅极以形成能够以非易失性方式存储电荷的电荷存储元件。在 Chan 等人的文章 “A True Single-Transistor Oxide-Nitride-Oxide EEPROM Device”(IEEE Eletron Device Ltters，Vol. EDL-8，NO. 3，1987 年 3 月，第 93-95 页)中公开了这样的单元。由氧化硅、氮化硅和氧化硅(“0N0”)形成的三层电介质夹在导电控制栅极与存储器单元沟道上方的半导电衬底的表面之间。通过将来自单元沟道的电子注入到氮化物中对单元编程，在此，电子被捕获并且被存储在有限区域中。于是，这种存储的电荷以可检测到的方式改变单元沟道的一部分的阈值电压。通过将热空穴(hot hole)注入到氮化物中擦除该单元。再请参见Nozaki等人的〃 A I-Mb EEPROM with MONOS Memory Cell for Semiconductor Disk Application" (EEE Journal of Solid-State Circuits, Vol. 26, No. 4，1991年4月，第497-501页)，其描述了具有分离栅极配置的类似单元，其中， 掺杂多晶硅栅极在存储器单元沟道的一部分上延伸，以形成单独的选择晶体管。最近，已使用基于纳米结构的电荷存储区域形成电荷存储元件(如非易失性存储器设备中的浮置栅极)。基于金属、半导体和电介质的纳米结构可以用于电荷存储。纳米结构能够实现十分小的外形尺寸，使得它们随着设备尺寸继续调整而具有吸引力。然而，现有制造技术可能不足以制造具有基于纳米结构的电荷存储区域的集成设备。


图1是NAND串的俯视图。图2是图1中所示NAND串的等效电路图。图3是NAND闪存(flash memory,闪速存储器)阵列的一部分的平面图。图4是图3所示闪存阵列的一部分沿直线A-A得到的正交截面图。图5是两个NAND串的一对四字线长部分的三维图。图6A-图6S是穿过非易失性存储器阵列的一部分的截面图，以表示根据一个实施例的制造过程。图7A-图7B是在图6A-图6S的制造期间非易失性存储器阵列的一部分的俯视图。图8A-图8L是穿过非易失性存储器阵列的一部分的截面图，以表示根据一个实施例的制造过程。图9A-图9H是穿过非易失性存储器阵列的一部分的截面图，以表示根据一个实施例的制造过程。图10A-图10T是穿过非易失性存储器阵列的一部分的截面图，以表示根据一个实施例的制造过程。图11示出了根据一个实施例的存储器阵列的构造的示例。图12是表示存储器系统示例的结构图，该存储器系统可制造或使用用于实现所公开技术的实施例。图13是表示感测块的一个实施例的结构图。
具体实施例方式这里提供了具有基于纳米结构的电荷存储区域的非易失性存储器设备以及用于这些设备的制造方法。基于纳米结构的电荷存储区域包括在非易失性存储器设备中，并与选择栅极和外围电路的制造结合。在存储器阵列区和外围电路区，在衬底上施加一个或多个纳米结构涂层。这里具有用于从衬底的非期望区(例如用于选择栅极和外围晶体管的目标区)除去纳米结构涂层的各种方法。在一个实施例中，执行纳米结构涂层的选择性固化，从而使得洗涤或漂洗能够从衬底的选择栅极区域除去纳米结构。在这样的实施例中，可使用蚀刻从其它非期望区(例如外围电路区)除去纳米结构涂层。可在选择栅极区域漂洗之后执行外围电路区的蚀刻。在另一实施例中，通过蚀刻从衬底的选择栅极区域除去纳米结构涂层。在一个示例中，在从外围电路区除去涂层之前，通过蚀刻从选择栅极区除去涂层。在另一个示例中， 在从外围电路区除去涂层的同时，从选择栅极区除去涂层。在一个实施例中，使用基于自组装的方法形成一个或多个纳米结构涂层，以在衬底的有源区上有选择地形成纳米结构。自组装允许形成彼此电绝缘的离散的纳米结构线， 而不需要对纳米结构涂层进行图案化或蚀刻。在一个示例中，在衬底中形成隔离槽，以在相邻的隔离槽之间限定该衬底的有源区。隔离槽填充有绝缘材料，例如绝缘电介质材料。在隔离槽上方的位置，绝缘材料在衬底表面上延伸。因此，绝缘材料在衬底表面上形成突起，在相邻突起之间具有明线(open line)或“凹槽”。在绝缘材料的突起之间，在衬底的有源区上形成隧道电介质层。隧道电介质层可在隔离槽之前或之后形成。与隧道电介质层的上表面相比，绝缘材料的上表面距离衬底表面更远。在衬底上施加纳米结构涂层，从而覆盖绝缘材料且填充其间的明线或凹槽的至少一部分。在明线中，纳米结构涂层覆盖隧道电介质层。在可能的情况下，通过纳米结构涂层的自组装，涂层中的纳米结构从衬底表面上的较高位置移动到衬底表面上的较低位置。相应地，覆盖绝缘材料的较高上表面的纳米结构移动到覆盖衬底的有源区的较低位置。纳米结构从绝缘材料的上表面移动到隧道电介质层的上表面。以此方式，在相邻的绝缘材料突起之间形成离散的纳米结构线。在形成中间电介质层和控制栅极层之后，与隔离槽的方向正交地执行蚀刻。该蚀刻从控制栅极层中形成字线。纳米结构线被蚀刻到各个电荷存储区域中。纳米结构涂层的每一个线形成于一列电荷存储区域中。在一个示例中，制造非易失性存储器的方法包括在衬底中形成沿第一方向(例如，列)延伸的多个隔离槽，在垂直于第一方向的第二方向(例如，行)上相邻的隔离槽之间具有间隔。隔离槽填充有在衬底表面上延伸的绝缘材料。在衬底表面上形成隧道电介质层。在相邻的隔离槽之间，纳米结构涂层在衬底表面上是自校准的，从而该纳米结构涂层形成多个线，其中，每个线在相邻的隔离槽之间。在纳米结构涂层上形成中间电介质层，随后在中间电介质层上形成控制栅极层。然后形成图案，该图案包括在第二方向上延伸且在第一方向上互相间隔的条状部。使用该图案对控制栅极层、中间电介质层以及纳米结构涂层的多个线进行蚀刻。对控制栅极层进行蚀刻会形成在第二方向上延伸的多个字线，对纳米结构涂层的每个线进行蚀刻会形成一列电荷存储区域。形成隔离槽的蚀刻方向与蚀刻控制栅极层和纳米结构涂层的每个线的方向正交。继续以上示例，一个实施例包括在衬底的存储器单元区域和衬底的选择栅极区域形成纳米结构涂层。该方法进一步包括在形成纳米结构涂层之后，遮盖衬底的选择栅极区；在遮盖选择栅极区域的同时，在存储器单元区对纳米结构涂层进行固化；在固化之后显露选择栅极区域；以及，在显露选择栅极区域之后从选择栅极区域漂洗掉纳米结构涂层。另一实施例包括在衬底的存储器阵列区和衬底的外围电路区形成纳米结构涂层。该方法进一步包括在形成中间电介质层之后遮盖存储器阵列区的至少一部分；以及进行蚀刻，以从衬底的目标区除去中间电介质层和纳米结构涂层，其中的该目标区用于外围电路区中晶体管的栅极区域。如刚在一个示例中描述的那样的另一实施例包括在蚀刻外围电路区之前形成第一图案。第一图案暴露用于存储器阵列区中的选择栅极区域处的选择栅极的栅极区域的目标区。第一图案遮盖用于外围电路区中的晶体管的栅极区域的目标区。根据第一图案执行蚀刻，以在用于选择栅极的栅极区域的目标区除去中间电介质层和纳米结构涂层。在进行蚀刻以在选择栅极区域除去中间电介质层和纳米结构涂层之后，形成第二图案，该第二图案暴露用于外围电路区中的晶体管的栅极区域的目标区，并遮盖用于选择栅极的栅极区域的目标区。然后，根据第二图案执行蚀刻，以在外围电路区除去中间电介质层和纳米结构涂层。根据第二图案执行的蚀刻和根据第一图案执行的蚀刻沿相同方向执行。图3中的平面图示出了传统NAND存储器阵列的一部分。BL0-BL4表示与全局垂直金属位线(未示出)的位线连接。例如，在每一个串中示出了四个浮置栅极存储器单元。 典型地，单独的串包括16个、32个或更多存储器单元，形成一列存储器单元。在浮置栅极的行上，标记为Wi)-WL3的控制栅极(字)线延伸跨过多个串，在多晶硅中通常如此。图4 是沿着图3的直线A-A得到的截面图，示出了形成控制栅极线的多晶硅层P2。典型地，控制栅极线作为自校准堆形成在浮置栅极上，并且通过中间电介质层162而电容性耦合到浮置栅极。串的顶部和底部分别通过选择晶体管(栅极)170和172而连接到位线和共用源极线。选择线DSL控制栅极170，选择线SSL控制栅极172。在传统的设备中，浮置栅极材料(Pl)可以短接到用于选择晶体管的控制栅极，以用作有源栅极。浮置栅极与控制栅极之间的电容性耦合，允许通过增加控制栅极上的电压来提高浮置栅极的电压。对于列内单独的单元，通过在串中其余单元的相应字线上给予相对高的电压并在一个被选择字线上给予相对较低的电压，使得这些其余单元很难开启，从而流过每一个串的电流主要取决于被选择字线下的寻址到的单元中存储的电荷级别，从而在编程期间读取和验证所述列内单独的单元。通常关于大量的串并行地感测该电流，以并行地沿着浮置栅极的行读取电荷级别状态。NAND存储器单元阵列架构的示例及其作为存储器系统的一部分的操作可参见美国专利 No. 5，570，315,5, 774，397 和 6，046，935。图5是可制成为更大闪存阵列的一部分的两个示例性NAND串302和304的三维结构图。图5例如在串302和304上示出了四个存储器单元。图5将N阱幻6示于P阱320 下方。位线或y方向沿着NAND串延伸，而字线或χ方向垂直于NAND串或位线方向延伸。 字线方向也可被称为行方向，位线方向被称为列方向。图5未示出N阱336下方的P型衬底。在一个实施例中，控制栅极形成字线。可形成一层连续的导电层336，其连贯地横跨一行，以提供公共字线或控制栅极，用于该字线上的每一设备。在此情况下，可认为该层在该层与相应的浮置栅极层332重叠处为每一存储器单元形成控制栅极。在其它实施例中，可以形成各控制栅极，然后将其通过单独形成的字线互连。当制造包括图5所示NAND串的NAND型非易失性存储器系统时，在相邻的串之间沿字线方向设置电绝缘。在图5所示的实施例中，NAND串302通过开口区或空隙(void) 306 而与NAND串304分离。典型地，在该开口区中、在相邻的NAND串之间形成绝缘材料或电介质。
纳米结构是可形成有电荷储存能力的小颗粒。由于设备尺寸持续缩小，所以纳米结构的小尺寸对于形成电荷存储区域(例如用于非易失性存储器单元的浮置栅极)具有吸引力。在存储元件中，纳米结构可用于存储电荷(例如电子)。使用纳米结构作为存储器 (例如非易失性存储器)中的电荷存储颗粒具有很多优点，包括允许降低编程电压，导致在存储器设备中降低功率/电流消耗，以及过渡到未来代次存储器设备中更小的尺寸。纳米结构沿着该结构的最小轴线通常具有小于约500nm的至少一个性能尺寸。纳米结构可具有小于500nm(例如小于lOnm，或甚至小于Inm)的性能尺寸。在一些纳米结构中，其尺寸中的每一个尺寸可以小于IOnm或甚至小于lnm。在非限制性示例中，纳米结构包括纳米引线、纳米杆、纳米管、桥纳米结构、纳米四脚体(nanotetrapod)、三脚体(tripod)、 双脚体(bipod)、纳米晶体、纳米点、量子点、纳米颗粒。纳米结构可以例如基本是晶体、基本是单晶、多晶、非晶体或以上的组合。一个示例中的纳米结构由基本球形的纳米结构或纳米点组成。实质上，纳米结构可实质上包括任何材料。存储电荷的纳米结构可包括导体、非导体以及半导体。具有高逸出功(例如4eV或更高)的纳米结构可用于存储器设备中，以在该纳米结构中充足地捕获和存储电子，而不经过隧道电介质层泄漏。在非限制性示例中，存储电荷的纳米结构可包括例如氮化硅(SiN)、硅(Si)、钴(Co)、金(Au)、铱(Ir)、铁钼合金(FePt), If (Ni)、钯(Pd)、 钼(Pt)、钌(Ru)、碲(Te)、钨(W)等材料。纳米结构阵列在合并到存储器结构之前，可预先形成或合成纳米结构阵列。例如，纳米结构可以是盘绕(coil)结构。一些纳米结构可包括具有与该纳米结构的表面关联的配基(例如倍半硅氧烷配基)的涂层。纳米结构也可涂有绝缘外壳(例如氧化物或氮化物)。将纳米结构存储器单元技术引入到完整的存储器设备中提出了大量设计挑战。例如，存储器设备包括非浮置栅极结构(例如选择栅极)和外围电路晶体管。如上所述，在传统设备中可将不同的多晶硅层Pl和P2短接在一起，以形成选择栅极或外围晶体管。然而， 就纳米结构而言，要求不将纳米结构层包括在选择栅极和外围晶体管区中。这要求在存储器单元区有选择性地形成或除去纳米结构，而在包括这些非浮置栅极晶体管的衬底区不形成纳米结构。这样的制作可通过从衬底的、用于选择栅极和外围晶体管的目标区域除去纳米结构来实现。图6A-图6N是示出根据当前所述技术的一个实施例的非易失性存储器阵列的制造的正交截面图。所描述的实施例仅是示例性的，并且不应看做限制本发明。确切的材料、 尺寸和处理顺序可根据各实现的需求而变化。在该示例中，公开了具有纳米结构电荷存储区域的存储元件与选择及外围电路的集成形成。图6A是穿过存储器阵列和外围电路的一部分而沿着行或χ轴方向上的直线(例如通过图3中所示的直线B-B)截取的截面图。图6A示出了衬底的存储器阵列区302以及衬底的外围电路区306和308。在该示例中，区306与用于一个或多个低电压外围晶体管的目标区对应，区308与用于一个或多个高电压外围晶体管的目标区对应。在衬底表面上形成层堆叠之前，往往在衬底中形成一个或多个阱(例如三阱，未示出)。术语“衬底”可包括指代这些阱区域。在形成阱之前可进行零层形成(zero layer formation) 0在植入所述阱的关联退火以对衬底掺杂之后，在衬底中在外围电路区308形成高电压栅极电介质区域309。在一个实施例中，在衬底上生长氧化硅(SiO2)层，随后从低电压外围电路区306和存储器阵列区302除去氧化物。然后在衬底上形成第一电介质层310。 在一个实施例中，通过在衬底上生长SiO2层来形成第一电介质层。可替代地，可使用沉积工艺。在一个示例中，在单元区及低电压外围区，可将第一电介质层310形成为约7nm-8nm 的深度。可在高电压区308形成第一电介质层，从而增加层309的整个厚度。在一个示例中，电介质区域309的最终厚度是大约30nm。在第一隧道电介质层310上形成第一导电层312。如在此描述的其它导电层，第一导电层可包括半导体材料(例如掺杂多晶硅)或导电材料(例如金属)。应注意，对于一个层和另一个层，当一个或多个插入层位于这两个层之间时，以及当这两个层直接接触时，可以称之为所述一个层在另一层之上。在一个实施例中，通过低压化学气相沉积(LPCVD)形成掺杂多晶硅，但是也可使用其他工艺形成掺杂多晶硅。在一个示例中，将第一导电层沉积为大约30nm的深度。可使用不同厚度的第一导电层。然后，将第一电介质层310和第一导电层312从存储器阵列区302除去，如图6B 所示，而在外围电路区306和308处予以保留。在一个示例中，在外围电路区上形成光致抗蚀剂掩膜和/或硬掩膜层，随后进行蚀刻以从存储器阵列区除去导电层和电介质层。然后除去光致抗蚀剂，随后形成如图6C所示的牺牲层314和硬掩膜层316。在一个示例中，牺牲层是薄的高温氧化物(HTO)层，其可以被沉积为大约4nm的深度，硬掩膜层是氮化硅(SiN) 层，其可以被沉积为大约70nm的深度。如图6D所示，在衬底中蚀刻形成隔离槽318和320。在一个实施例中，使用传统光刻法将硬掩膜层316图案化为在y轴方向上延伸的条状部，相邻的条状部之间在χ轴方向上间隔开。可将硬掩膜层在存储器阵列区302图案化为第一子图案，而在外围电路区306、 308图案化为一个或多个不同子图案，以在衬底中限定在χ轴方向上具有不同尺寸的有源区。在外形尺寸减小时，也可使用间隔件辅助图案化、纳米印记图案化以及其它图案化技术形成硬掩膜层316的条状部。在第二方向或行方向上重复的图案限定第一蚀刻方向，以形成目标存储器阵列的列。使用位于存储器阵列区的图案化硬掩膜层，对牺牲层314和衬底进行蚀刻以限定多个浅隔离槽318，浅隔离槽318将衬底划分为槽之间的被隔离的有源区。在外围电路区， 图案化的硬掩膜用于对第一导电层312、第一电介质层310、电介质区309以及衬底进行蚀亥IJ。形成对用于外围晶体管的有源区进行隔离的多个浅隔离槽320。蚀刻第一导电层312 可为多个外围晶体管形成第一尺度，该外围晶体管可由沿y方向延伸的材料312的柱状线形成。通过沉积隔离材料322，例如绝缘电介质(例如SiO2),对隔离槽进行带隙填充。也可使用生长工艺。可采用化学机械平面化(CMP)或回蚀刻工艺，以在外围和存储器阵列区域产生层堆叠的实质平坦的上表面。对于在外围电路区的其余硬掩膜层，使用约20nm的目标厚度对层堆叠进行抛光，但可使用其他的基于特定实现而变化的抛光量。在形成隔离区域之后，应用一系列制造过程以除去存储器阵列区的层堆叠，而在衬底表面上保留一部分带隙填充材料。如图6E所示，在外围电路区和存储器阵列区形成第二牺牲层324。在一个示例中，将层3 是沉积深度为大约15nm的ΗΤ0。参见图6F，在外围电路区应用光致抗蚀剂覆盖物(未示出)，随后除去存储器阵列区的第二牺牲层。在除去存储器阵列区的第二牺牲层之后，除去光致抗蚀剂。如图6F所示， 然后使隔离材料322凹进。在一个示例中，在凹进之后，隔离材料的目标是在衬底表面上留下大约5nm-10nm的厚度。在另一示例中，可使用如约Inm-IOnm范围的其它目标厚度。在保护层316就绪时使隔离材料凹进，避免了隔离材料的过度蚀刻或侧壁蚀刻，而过度蚀刻或侧壁蚀刻可能从衬底表面上方除去隔离电介质。隔离材料包括从衬底表面上的每一个槽延伸出的部分，形成隔离材料的突起。如在后面的处理步骤中可以理解，这些隔离材料的突起用于对衬底的有源区上纳米结构涂层的离散的线进行自校准，而不需要纳米结构层的图案化和蚀刻。例如，通过遮盖外围电路区的保护层324，使用热磷蚀刻从存储器阵列区剥离硬掩膜层316。然后执行用于随后的氧化物生长过程的预清洁操作。以4-5nm牺牲层314(例如氧化物)的目标除去量采用该预清洁过程。如图6G所示，预清洁过程从存储器阵列区除去第一牺牲层314。如图6H所示，在存储器阵列区衬底的有源区上形成第二电介质层326。在一个示例中，第二电介质层是通过热氧化而生长为厚度大约5-8nm的SiO2层。在隔离电介质区域不生长或不明显生长第二电介质层，因此在有源区上进行自校准。第二电介质层形成用于存储器单元的隧道电介质材料。在形成第二电介质层之后，如图61所示，纳米结构涂层3 应用在存储器阵列区 302和外围电路区306、308处的层堆叠表面。在图61中，衬底的存储器阵列区302被示为包括单元区域303和选择栅极区域305。单元区域303是实际存储元件的目标位置，而选择栅极区域305是单元区中存储元件组的选择栅极(例如漏极侧或源极侧)的目标位置。纳米结构涂层3 可包括一个或多个纳米结构层。在一个实施例中，纳米结构在形成时不用溶剂，而在其它实施例中，纳米结构分散于一个或多个溶剂中。纳米结构可形成无序或有序的阵列，例如有序的单层或多层(例如球形、多边形)。可以通过沉积工艺(包括旋转涂覆、浸渍涂覆、喷射、浸泡)以及其它技术来形成纳米结构的溶液。在一个实施例中，使用自组装过程来驱动在衬底表面上方延伸的隔离电介质的突起之间的纳米结构。自组装过程能够产生空间上规则的结构。嵌段共聚物(block copolymer)和纳米结构的自组装材料可形成纳米结构的周期性图案，无需蚀刻。在从隔离槽318的形成所得到的衬底的有源区上，形成图61中的纳米结构涂层。纳米结构涂层不覆盖隔离电介质322，该隔离电介质322形成于隔离槽中且从衬底表面的上表面伸出。纳米结构溶液的粘度使得纳米结构从被抬升的隔离区域的上表面自然地流动到隧道电介质层 3 的上表面。与隧道电介质层的上表面相比，绝缘材料的上表面距离衬底表面更远。纳米结构涂层3 在衬底表面上延伸相邻的隔离材料突起之间限定离散的纳米结构线。可在 2010^4^ 5 H11 Purayath^AWIS^"Method of Forming Memory with Floating Gates Including Self-Aligned Metal Nanodots Using a Polymer Solution，，美国专利申请No. 11/958,875中找到关于纳米结构及其溶液的更多信息，其通过引用而全部并入本文中。图61的自组装过程将纳米点从隔离区驱动到有源区，如图7A-图7B中进一步所示的那样。图7A是表示由隔离槽318分离的衬底有源区317的俯视图。以施用纳米结构涂层并且纳米结构涂层涂覆衬底的整个表面(或衬底上形成的层)。通过自组装过程，将纳米结构从隔离槽驱动到有源区，如图7B中进一步表示的那样，图7B表示在自组装过程之后的衬底表面。
在一个示例中，可采用聚合物胶束技术来形成具有高均勻度的纳米结构。该技术可用于制造具有例如从几nm至30nm(或更多)大小的经自校准的纳米结构。可形成共聚物溶液，随后添加盐，以在共聚物的内核或胶束(例如腔体)中提供金属盐离子，并且执行金属盐还原，以在内核中形成金属纳米结构。例如，聚合物可以是粉末状形态，并且可以溶解在有机溶剂中。在其它示例中，纳米结构不分散在溶剂中。可将具有纳米结构的共聚物溶液沉积在衬底上。可基于嵌段共聚物的分子量以及所使用的金属盐的量而调整纳米结构的大小和间隔。纳米结构可存储的电荷的量取决于其尺寸，该尺寸依赖于已用于形成胶束的共聚物比率。在沉积之后，可以例如通过汽化从纳米结构部分地或完全地除去溶液。在一个实施例中，使用耦联或缔合剂形成纳米结构涂层。在氧化物层3 上部署耦合层(未示出)。耦合层可包括与纳米结构和/或纳米结构的配基涂层反应的化学基团。 耦合层可以是氨基官能硅烷基团。例如，耦连层包括硫醇、胺、乙醇、膦酰基(phophonyl)、羧
基、硼羰基、氟、氧膦基、烃基、芳基等。然后，在衬底上应用纳米结构涂层。可通过配基来涂覆纳米结构，以与耦合层反应。纳米结构和/或配基与耦合层反应，在衬底的有源区的电介质层3 上形成一个或多个纳米结构层。例如，可在不加热的情况下，通过干燥氮吹风对具有纳米结构的衬底进行干燥。在形成纳米结构涂层之后可除去耦合层。现参照图6J，在沉积和自组装之后，从存储器阵列区的选择栅极区域除去纳米结构涂层。在衬底的单元区域和外围电路区保留纳米结构涂层。在一个示例中，存储器单元区域303和外围电路区306、308进行紫外(UV)固化，而不对选择栅极区域305处的纳米结构层进行UV固化。在将UV光应用于衬底表面之前，可在选择栅极区304上应用光致抗蚀剂或另一合适的掩膜材料。在对纳米结构层有选择地进行固化之后，可对晶片进行漂洗或洗涤，这会在纳米结构层未被固化的位置处除去纳米结构层。该过程导致在选择栅极区域除去纳米结构层。可采用其他技术从选择栅极区域除去纳米结构层。在自组装过程中，纳米结构溶液中可掺合光敏化合物，以用于从选择栅极区有选择地除去纳米结构。在使用耦合层的情况下，耦合层材料成分可以是光敏的，从而仅在暴露于光照时形成耦合层与配基或纳米结构之间的键。可使用本领域已知的众多光敏化合物。 例如，这些化合物可以包括苯基叠氮基，其当光敏化时可与如倍半硅氧烷配基形成共价键， 其中的倍半硅氧烷配基包括与纳米结构的表面关联的涂层。其它光敏化合物包括芳基叠氮基团(例如苯基叠氮化物、羧基苯基叠氮化物、或硝基苯基)、补骨脂素、或二烯。在有选择地除去纳米结构层之后，在晶片上形成第三电介质层330，如图6K所示。 在一个示例中，第三电介质层是沉积为大约10nm-12nm厚的氧化物(例如SiO2)。可以使用其它材料。在一个实施例中，第三电介质层包括第一高K电介质层，随后是氧化物-氮化物-氧化物的三元层以及另一高K电介质层。在第三电介质层上形成势垒金属层332。例如，势垒金属层可以是形成为约IOnm厚的TiSiN、TiN, TaN或其它合适的势垒金属。然后，以光致抗蚀剂和/或一个或多个硬掩膜层(未示出)来遮盖存储器阵列区 302 (区域303和30 ，随后对层堆叠进行蚀刻，如图6L所示。继续进行蚀刻，直到到达外围电路区的第一导电层312。蚀刻除去外围电路区的势垒金属层332、第三电介质层330、纳米结构涂层328、牺牲层324、硬掩膜层316以及牺牲层314。然后从存储器阵列区302除去光致抗蚀剂。然后将光致抗蚀剂(未示出)应用于单元区303和外围电路区306、308，保持暴露选择栅极区305。然后执行如图6M所示的蚀刻。从选择栅极区域305蚀刻除去势垒金属层332和第三电介质层330。在蚀刻之后，在单元区303和外围电路区306、308保持被遮盖的同时，可以在选择栅极区305任选地再生长附加的栅极电介质层327。如果蚀刻过程损坏或除去第二电介质层326，可使用附加的栅极电介质层。在另一示例中，并非再生长栅极电介质层，而是在选择栅极区布置通过沉积工艺形成的电介质层(例如高温度氧化物)。在可替选的实施例中，可在蚀刻过程期间遮盖选择栅极区，从而保留第三电介质层 330和势垒金属层332。在暴露外围电路区的第一导电层以及选择栅极区的第二电介质层之后，在晶片上形成第二导电层334，如图6N所示。在一个示例中，第二导电层是沉积为约IOOnm厚的掺杂多晶硅层，但可以使用其它材料和尺寸。图60示出了在进行CMP处理以对第二导电层的上表面进行平面化之后的设备。图6P表示沿着图60所示的y轴方向(列方向)上的直线截取的设备截面图。在沿着直线C-C截取的截面图中单元区303被示为与选择栅极区域305 —起，在沿着直线D-D 截取的截面图中示出外围电路区306，在沿着直线E-E截取的截面图中示出外围电路308。在第二导电层上形成衬垫层340 (例如氮化物或氧化物)，随后是缓冲层342 (例如氮化物或氧化物)。例如通过形成在X轴方向上延伸的光致抗蚀剂的条状部对缓冲层图案化，其中在y轴方向上在相邻的条状部之间间隔开。在单元区303和选择栅极区305应用图案，而外围电路区306和308保持不被图案化。使用图案作为掩膜，将缓冲层蚀刻为在χ 轴的方向上延伸的条状部，如图6Q所示。蚀刻消耗了外围电路区的缓冲层342。在图案化和蚀刻之后，沿着条状部的垂直侧壁形成间隔部346。间隔部材料(例如多晶硅)层被保形地沉积在衬底上，然后被回蚀刻以形成间隔部。对间隔部材料的回蚀刻从外围电路区除去间隔部材料。在形成间隔部之后，例如通过化学湿法蚀刻，剥离缓冲层342的条状部，如图6R所示。所得到的间隔部346形成图案，其中间隔部特征的线在y轴方向上具有与纳米结构电荷存储区域的目标栅极长度对应的尺寸。间隔部限定在第一方向或列方向上重复的图案， 该图案限定第二蚀刻方向，以形成目标存储器阵列的行。在剥离缓冲层之后，在选择栅极区和外围电路区应用光致抗蚀剂的条状部348。条状部在y轴方向上具有与外围晶体管和选择栅极的目标栅极长度对应的尺寸。条状部在选择栅极区和外围电路区内可具有不同的y轴尺寸。如图6S所示，使用光致抗蚀剂的条状部348和间隔部346作为图案对层堆叠进行蚀刻。对单元区域303处的第二导电层334进行蚀刻，形成在χ轴方向上延伸的字线或控制栅极CG1-CG5。对选择栅极区域305处的第一导电层312和第二导电层334进行蚀刻， 形成选择栅极结构SGl的栅极。对外围区的第一导电层312和第二导电层334进行蚀刻， 形成栅极外围晶体管PGl和PG2。在该示例中，蚀刻形成跨过存储器单元的行、选择栅极或外围晶体管的连续的第二导电层。这些条状部可形成选择栅极线和外围晶体管选择线。纳米结构涂层的每一个条状部3 被蚀刻成多个单独的电荷存储区域CSR1-CSR5。根据间隔图案的蚀刻限定在列或y轴方向上的每一单独的电荷存储区域的栅极长度。每一电荷存储区域3 包括多个纳米结构，这些纳米结构在电荷存储区域内形成阵列。阵列具有在y轴和X轴方向上的具有多个纳米结构的维度。虽然在该示例中示出了单层纳米结构，但其它实施例可以包括多层纳米结构。相应地，在该实施例中形成电荷存储区域的纳米结构阵列具有在垂直于衬底表面的方向上的具有多个纳米结构的维度。为了完成阵列的制造，可执行多种后端过程。例如，可以沉积钝化电介质层，随后形成金属导电线和通孔，以将这些线与存储器单元串的末端处的源极和漏极区域等等连接。在另一实施例中，通过形成外围和选择栅极电路，但没有如图6Α-图6S中所示的选择性固化和除去过程，集成基于纳米结构的电荷存储区域。图8Α-图8L是示出根据该实施例的存储器阵列及其支持外围电路的形成的截面图。图8Α是设备在字线方向(沿着χ轴)上的截面图，示出衬底的存储器阵列区402 和外围电路区406。在存储器阵列区402和外围电路区406处，在衬底上形成第一电介质层414。第一电介质层可包括氧化物(例如二氧化硅)以及其它合适的绝缘材料。在一个示例中，将第一电介质层沉积为约IOnm的深度。在第一电介质层上形成一个或多个衬垫层 411(例如氧化物和/或氮化物)，随后是缓冲材料(例如氧化物)的条状部413。可形成缓冲材料，随后在存储器阵列区402处进行图案化及蚀刻，以限定条状部。外围电路区406可保持不被图案化，以在该区完全除去牺牲材料。然后，沉积多晶硅或其它合适的间隔材料的层并且对其进行回蚀刻，以在存储器阵列区形成间隔415。保形沉积工艺可用于沿着缓冲材料条状部的侧壁且在衬垫层上形成多晶硅。使用回蚀刻工艺从衬垫层除去多晶硅，因此形成间隔部。回蚀刻可从外围区完全地除去多晶硅。然后，使用如图8B所示的化学湿法蚀刻或其它合适的过程除去缓冲材料条状部， 以从衬垫层411剥离氧化物。其余间隔部415形成图案，用于对隔离槽进行蚀刻并且利用其间的电绝缘在衬底中限定有源区。然后，在外围电路区406处形成图案417(例如光致抗蚀剂)。在形成图案417之后，间隔部和图案用作掩膜，以对下面的层堆叠进行蚀刻，如图 8C所示。间隔部和图案可用于对衬垫层411进行蚀刻，随后使用衬垫层411作为掩膜以对电介质层414进行蚀刻。该蚀刻将电介质层414划分为在y方向上延伸的条状部。蚀刻继续进入衬底，以限定存储器阵列区的隔离槽419和外围电路区的隔离槽421。在对槽进行蚀刻之后，以合适的电介质423(例如氧化硅)对隔离槽进行带隙填充。在填充所述槽之后， 除去衬垫层的其余部分。如图8C所示，通过在填充所述槽之后剥离氮化物，电介质423延伸到衬底表面上方或在衬底表面上具有突起。该突起可用于对衬底的有源区上的纳米结构涂层的线进行自校准，如图6A-图6S中所示的那样。图8D是沿着图8C所示的y轴方向(列方向)上的直线示出设备的截面图。沿着直线F-F以两个部分示出存储器阵列区402，图示了目标单元区域403和目标选择栅极区域 405。在沿着直线G-G截取的截面图中示出外围电路区406。接下来，在衬底的每一个区上形成第一导电层416。第一导电层可以包括半导电或导电材料(例如掺杂多晶硅)。在一个示例中，层416形成为约30nm深。在第一导电层416 上形成牺牲层418。在一个示例中，牺牲层是使用沉积工艺形成的氮化硅帽(cap)。将图案 (未示出)应用于选择栅极区域405和外围电路区406，而保持暴露单元区域403。在一个示例中，该图案包括光致抗蚀剂的条状部，其中的光致抗蚀剂采用传统光刻技术施加，用于蚀刻下面的层。在另一示例中，可形成一个或多个硬掩膜和牺牲层，并使用间隔部协助图案化技术将其图案化为条状部，用于蚀刻下面的层。该图案包括在X轴的方向上延伸的条状部，其在y轴方向上具有与选择栅极和外围电路晶体管的目标栅极大小对应的尺度。可以通过在选择栅极和外围电路区的不同尺度来形成图案，以限定不同的栅极长度。通过使用图案作为掩膜，如图8E所示，对保护性导电和电介质层进行蚀刻。蚀刻限定出在y方向上的选择栅极的尺度以及在y方向上的外围栅极的尺寸。在单元区402的蚀刻除去第一保护层、第一导电层和第一电介质层。在外围电路区的蚀刻并未穿透第一电介质层。然后，如图8F所示形成第二电介质层4 。在一个示例中，第二电介质层是形成为约7nm-8nm厚的热生长的氧化物。该氧化物仅生长在衬底的暴露区和外围电路区406暴露的第一电介质层区上。在第一牺牲层418上或上方不生长氧化物。然后，在整个晶片上形成纳米结构层426，如图8G所示。可形成纳米结构涂层426， 如图6A-图6S表示的那样。纳米结构涂层将通过自组装过程在相邻的隔离电介质突起之间进行自校准。在形成纳米结构层似6之后，在衬底上形成第三电介质层4 和势垒金属层430， 如图8H所示。在一个实施例中，第三电介质层是形成用于所述设备的中间电介质层的氧化物，但是可以使用其它材料。可使用沉积在所有暴露的水平表面上形成第三电介质层。在一个实施例中，势垒金属层是沉积为约IOnm厚的TiN、TaN或TiSiN，但是可使用其它材料和尺寸。在一个示例中应用保形沉积工艺，使得沿着任何暴露的水平或垂直表面形成势垒金属层，从而该层对选择栅极和外围电路区的第三电介质层进行封装。然后，使用标准光刻蚀刻过程来形成掩膜层432，以完全遮盖单元区，并且在选择栅极和外围电路区形成图案化的条状部。掩膜层可包括光致抗蚀剂和/或一个或多个硬掩膜层。在选择栅极区405和外围电路区407，在由第一导电层416形成的下层栅极上方位置处，该图案暴露第二牺牲层。暴露区对应于或大于栅极区在y轴方向上的尺寸。在第三电介质层的上表面上并且沿着该第三电介质层的、在来自层416的栅极区域以上的暴露的侧壁，保形地形成势垒金属层。这产生相对于栅极区域边缘的偏移，该偏移与势垒金属层的厚度相等。相应地，暴露区比层416的第一尺寸更大，大出势垒金属层厚度的两倍。使用掩膜执行蚀刻，如图81所示。蚀刻继续进行，直到到达牺牲层418。该蚀刻除去掩膜432所暴露的位置处的势垒金属层430、第三电介质层4 和纳米结构层426。可有选择地应用各种蚀刻化学品除去层堆叠的各个层。然后，应用湿法蚀刻工艺从由第一导电层416形成的栅极顶部剥离氮化物牺牲层418，如图8J所示。在进行蚀刻之后，在整个晶片上形成第二导电层434，如图8K所示。在一个示例中，第二导电层是沉积为约300nm深的被掺杂多晶硅的层。第二导电层填充在选择栅极和外围晶体管区由先前的蚀刻形成的开孔且覆盖单元区域403、选择栅极区域405和外围电路区406处的势垒金属层。在形成第二导电层之后，可应用化学机械抛光或其它合适的过程产生第二导电层的实质上平坦的表面。在沉积第二导电层434之后，在整个晶片上形成硬掩膜层436。然后如所表示的那样，在硬掩膜层上应用第三图案438。采用该第三图案438，用于对单独的存储元件、选择栅极和外围晶体管栅极进行蚀刻。在一个示例中，图案438由在χ轴方向上延伸的光致抗蚀剂的条状部形成。在另一示例中，可使用间隔部协助图案化产生至少小于所用光刻工艺的最小可分辨外形尺寸的图案。例如，在一个示例中，可在氮化物硬掩膜层436上应用氧化物的层。在形成氧化物之后，可将其蚀刻为在χ方向上延伸的牺牲特征。可沉积保形多晶硅层并对其回蚀刻，以沿着牺牲特征的基本垂直的侧壁形成间隔部。在形成间隔部之后，通过由于与图案438对应的多晶硅间隔部而具有选择性的蚀刻工艺除去氧化物。在单元区，每一图案化条状部438具有与用于存储器单元的目标栅极长度对应的 y轴方向上的尺寸。在选择栅极区，图案化条状部具有与用于选择栅极晶体管的目标栅极长度对应的y轴方向上的尺寸。在外围电路区，条状部具有与外围晶体管栅极的目标栅极长度对应的y轴尺寸。应注意，在选择栅极区404，左手边的前两个图案条状部438与存储器单元对应，最右边的条状部438也与存储器单元对应，而中间的两个条状部与目标选择栅极对应。使用图案化条状部438作为掩膜执行蚀刻，其产生如图8L所示的结构。在存储器单元区402，蚀刻穿过硬掩膜层、第二导电层434、势垒金属层430、第三电介质层428、纳米结构层426以及第二电介质层424。在选择栅极区，蚀刻穿过硬掩膜层436、第二导电层 434、第一导电层416以及第一电介质层414。相似地，在外围晶体管区，蚀刻穿过硬掩膜层 436、第二导电层434、第一导电层416以及第一电介质层414。使用图案438作为掩膜，如图8L所示进行蚀刻，在来自层434的单元区产生控制栅极CG1-CG7以及在纳米结构涂层似6产生纳米结构阵列电荷存储区域CSR1-CSR7。在选择栅极区域，由第二导电层434和第一导电层416形成选择栅极SGl。相似地，在外围电路区，由第二导电层434和第一导电层416形成栅极，用于包括由第一电介质层414形成的栅极电介质的晶体管PG1。图9A-图9G示出了第二示例的可替换实施例的截面图，其中，当在存储器单元阵列区形成隧道电介质层时，栅极级别间隔部用于防止或减少第一导电层上生长的氧化物。 初始处理步骤与图8A-图8E描述的相同。形成第一电介质层，随后在衬底中形成隔离槽 419和421。然后形成第一导电层和第一牺牲层，对其进行图案化及蚀刻以形成图8E所示的结构。参见图9A，然后在选择栅极区405和外围电路区406形成一组间隔部。在图9A 中，已经在整个衬底上应用第二牺牲层420。在单元区403、选择栅极区405和外围电路区 406处的衬底的暴露部分上及在选择栅极和外围电路区的牺牲层418上形成牺牲层。可使用保形沉积工艺，从而层420沿着由图8A-图8E所示的蚀刻产生的层418、416和414的垂直侧壁进一步延伸。在一个示例中，第二牺牲层是沉积为约IOnm厚的高温度氧化物(HTO) 的层。在形成如图9A所示的层420之后，对间隔部材料进行回蚀刻，以从任何水平表面除去层420，如图9B所示。蚀刻将第二保护层完全地从单元区403除去，并且也将第二保护层完全地从选择栅极区405和外围电路区405暴露的水平部分除去。对材料420进行回蚀刻可在选择栅极和外围电路区形成间隔部422。间隔部沿着牺牲层418、导电层416和第一电介质层414的条状部的垂直侧壁延伸。间隔部从衬底表面延伸到层418的上表面，并且穿过衬底表面在χ轴方向上延伸。在间隔部422保护层堆叠条状部的侧壁不受氧化的情况下，在衬底的暴露部分上生长第二电介质层424，如图9C所示。然后沉积纳米结构层426，如图9D所示。接下来，形成第三电介质层4 和势垒金属层430，如图9E所示。然后形成掩膜层432并且对其进行图案化，以完全遮盖单元区域403并如上所述的在选择栅极区域405和外围电路区407产生图案化的条状部。使用掩膜层，如图9F所示，对层堆叠进行蚀刻，随后从导电材料的条状部416的顶部剥离牺牲材料418。然后形成第二导电层434、硬掩膜层436和图案438，如图 9C所示。然后根据图案而对层堆叠进行蚀刻，以形成如图9H所示的结构。在另一示例中，在浅槽隔离过程之后，使用蚀刻从衬底的任何期望区除去纳米结构层。在第三示例中，在浅槽隔离之前形成第一导电层和第一电介质层。浅槽隔离过程对字线方向上外围电路晶体管栅极长度的形成进行自校准。在浅槽隔离形成之后，在单元区形成栅极氧化物，随后形成纳米结构层。在相邻浅槽隔离区之间的区域中，对纳米结构进行自校准。执行采用第一掩膜的第一蚀刻过程，以从选择栅极区域除去纳米结构阵列层。执行采用第二掩膜的第二蚀刻过程，以从外围电路区除去纳米结构阵列层。第一掩膜和第二掩膜都限定出在列方向上延伸的图案。在另一电介质层上形成附加导电层，以完成控制栅极和选择线的形成。图IOA-图IOT是表示根据该示例的制造过程的截面图。图IOA是沿着字线方向上的X轴的截面图。图IOA示出了衬底的存储器阵列区502和外围电路区506。在外围电路区506形成高电压电介质区域509，在存储器阵列区502形成第一电介质层510。在一个示例中，可在整个衬底上形成高电压电介质区域，然后从单元区除去该高电压电介质区域， 随后在整个衬底上形成第一电介质层，如图6A所示。可采用其他技术形成覆盖及接触衬底表面的具有不同厚度的电介质。电介质层可包括任何合适的电介质(例如通过热氧化而形成的SiO2)，并且可制成不同尺寸。在一个示例中，高电压电介质区域在35nm-40nm之间，第一电介质层在7nm-10nm之间。应注意，第一电介质层随后被从存储器单元区域除去，因此其不是设备级别质量所需。然后，在电介质510上形成第一导电层512和牺牲电介质层514。第一导电层在一个示例中是多晶硅，但也可以包括其它半导体或导电材料(例如金属)。牺牲电介质层在一个示例中是热生长的氧化物，具有7nm-10nm之间的深度。 参见图10B，在第二电介质层上形成一个或多个硬掩膜层516 (例如SiN，40nm)，随后是图案520。图案520包括在y轴方向上延伸的条状部，条状部之间在χ轴方向上具有间隔。条状部的沿着χ轴的尺度(线大小)与衬底的目标有源区对应，其间的间隔与目标隔离区对应。条状部可以通过传统光刻法由光致抗蚀剂形成，或者是通过如上所述的间隔部图案化技术所形成的间隔部。然后，使用图案520对层堆叠和衬底进行蚀刻，如图IOC所示。蚀刻将层堆叠划分为在y方向上延伸的条状部，条状部之间在χ方向上间隔开。在衬底中形成槽522和523， 在χ方向上相邻的槽之间限定有源区。以合适的电介质材料524(例如通过沉积形成的氧化物)来填充隔离槽。可采用CMP以产生用于后续工艺步骤的平坦表面。如图IOD所示， 在存储器阵列和外围电路区的层堆叠条状部和隔离材料上形成保护层526。在一个示例中， 保护层是沉积为约20nm厚的高温度氧化物(HTO)。参见图10E，在外围电路区上形成光致抗蚀剂的条状部528。在光致抗蚀剂保护外围电路区的情况下，从存储器阵列区除去HTO保护层。在除去保护层5 之后，使得隔离电介质5M凹进到第一导电层512的条状部的上表面之下。可采用反应离子蚀刻对保护层526 进行蚀刻并且使得隔离电介质524凹进。可应用各种凹陷量。在一个示例中，隔离电介质被标定为在蚀刻之后在衬底表面上留下20nm。在该示例中可使用90nm反应离子蚀刻工艺。这可包括用于除去保护层526的20nm目标蚀刻、用于使得隔离电介质凹进的40nm(即，牺牲层516的厚度)目标蚀刻、用于使得隔离电介质凹进的10nm(即，第二电介质层514的厚度)目标蚀刻、以及用于使得隔离电介质凹进到第一导电层512的上表面之下的20nm目标蚀刻。参照图10F，除去光致抗蚀剂5 (例如通过灰化(ashing))，随后是表面清洁操作，例如包括硫磺酸和过氧化氢的过氧硫酸(piranha)清洁。然后，从单元区除去牺牲层 516，而层5 保护外围电路区。湿法蚀刻可以用于除去牺牲层516(例如热磷)和电介质层514(例如氢氟酸)。然后，执行反应离子蚀刻，以从单元区除去第一导电层512，如图IOG所示。还应用氧化物蚀刻以从外围电路区除去保护层526，并且使得隔离电介质凹进至在衬底表面之上大约13nm的厚度(除去了 7纳米)。可在除去第一导电层之前或之后，对保护层和隔离电介质进行蚀刻。然后应用预清洁，以除去第一电介质层510的任何残留部分，如图IOH所示。预清洁操作可以进一步除去一些隔离电介质。例如，在预清洁之后，隔离电介质可在在衬底表面上延伸5nm-10nm。参见图101，更详细地表示了存储器阵列区502，示出了存储器阵列的单元区域 503和选择栅极区域505。以沿着字线或y轴方向的直线的截面图示出选择栅极区域。生长第二电介质层530，如图101所示。第二电介质层遮盖住单元区域处的隔离电介质5M各部分之间的衬底表面。在外围电路区，在牺牲层516上生长第二电介质层。在一个示例中， 第二电介质层形成为具有5nm-8nm厚度的氧化物。在单元区域503处，第二电介质层530 将形成隧道电介质层。如图IOJ所示，在存储器阵列和外围电路区的衬底上形成纳米结构层532。如图 6A-图6S所示，在一个实施例中，使用自组装过程施加纳米结构层。在单元区域，自组装过程使得纳米结构能够在延伸到衬底表面和电介质层530上表面以上的隔离电介质5M的相邻部分之间自校准。在自组装过程中，在所有水平表面上初始地形成纳米结构。纳米结构然后自然地流到较低水平。这会从隔离电介质524以上的位置除去纳米结构。这会自然地在相邻隔离电介质之间对纳米结构层进行自校准。纳米结构层覆盖选择栅极区505处的第二电介质层，并且覆盖外围电路区处的第二电介质层530和隔离电介质区域524。然后，在衬底上应用第三电介质层534、势垒金属层536和第二导电层538，如图 IOK所示。在一个示例中，第三电介质层534是沉积厚度为约10nm-15nm的氧化物层。第三电介质层可包括多个层，例如氧化物、氮化物和高K材料。第三电介质层在单元区域处形成中间或隧道电介质层。在一个示例中，势垒金属层536可包括例如TiN、TaN、TiSiN或其它合适的金属材料，并且具有约8-15nm的厚度。在一个示例中，第二导电层是沉积厚度为约 40nm的掺杂多晶硅层。第二导电层可包括导体(例如金属)或半导体(例如多晶硅)。使用光刻蚀刻工艺形成光致抗蚀剂540的条状部，如图IOL所示。光致抗蚀剂完全遮盖存储器单元区503和外围电路区506。在选择栅极区505，光致抗蚀剂540包括沿χ轴方向上延伸的条状部，条状部之间在y轴方向上有间隔，使得用于选择栅极的目标区开口。 使用光致抗蚀剂540作为掩膜，执行反应离子蚀刻，以蚀刻穿过第二导电层538、势垒金属层536、第三电介质层534、纳米结构层532和第四电介质层530，如图IOM所示。参见图10N，除去光致抗蚀剂，随后进行栅极氧化预清洁操作，以为要形成于选择栅极区域505的第四电介质层做准备。然后形成第四电介质层542，覆盖开口的选择栅极区的衬底。还在单元区503和外围电路区506的第二导电层上形成第四电介质层。第四电介质层在一个示例中是热生长的氧化物，具有约Snm-IOnm的厚度。第四电介质层将在选择栅极区域形成栅极电介质。然后形成第三导电层544和光致抗蚀剂图案M6，如图100所示。在一个示例中， 第三导电层是具有大约40nm的厚度的多晶硅。层546填充通过蚀刻选择栅极区域而得到的开口区，其中的选择栅极区域因第四电介质层而与衬底的表面分离。光致抗蚀剂图案完全遮盖单元区域503和选择栅极区域505。外围电路区保持暴露。暴露整个外围区，而不仅是目标栅极区域。然后执行蚀刻(例如反应离子)，如图IOP所示。在外围电路区，蚀刻且除去第三导电层M4、第四电介质层M2、第二导电层538、势垒金属层536、第三电介质层 534、纳米结构层532、第二电介质层530、牺牲层516和牺牲电介质层514。然后除去光致抗蚀剂，随后是在形成第四导电层548之前的预清洁操作，如图IOQ 所示。然后，采用CMP或另一合适的过程除去单元区域处的第四电介质层，如图IOR所示。 该过程从选择栅极区域和单元区域除去所有第四导电层以及在外围电路区的第四导电层的一部分。CMP继续还从单元区域完全除去第三导电层和第四电介质层。继续进行的CMP 将除去选择栅极区域处的第三导电层的一部分以及外围电路区处的第四导电层的附加部分。通过CMP过程，在单元区建立连续导电层(层538)。因此，将由第二导电层538形成在单元区域处的控制栅极。将由第三导电层544形成选择栅极的栅极。将由第四导电层M8 和第一导电层512形成外围栅极晶体管的栅极。参照图10S，示出用于形成单独的电荷存储区域以及限定选择栅极和外围晶体管在y轴方向上的尺寸的一系列步骤。在与图IOR相同的截面中示出了选择栅极区。在y轴方向上以及当前沿着图IOR的直线H-H和I-I分别截取的截面图中，示出了单元区503和外围晶体管区506。在衬底上形成一个或多个硬掩膜层550，随后是图案552。在其它实施例中，图案 552可包括以传统光刻技术进行图案化的光致抗蚀剂的条状部或如上在其他实施例中描述形成的间隔部。可以使用其它图案化和印记技术。位于单元区的图案形成为具有与y轴方向上的目标电荷存储区域尺寸对应的线大小。在选择栅极区的图案包括与y轴方向上的选择栅极的目标尺寸对应的线大小。在外围电路区的图案包括与y轴方向上的外围栅极晶体管的目标尺寸或栅极长度对应的线大小。通过使用光致抗蚀剂，对硬掩膜层进行图案化，并且对下层进行蚀刻，如图IOT所示。在单元区域503处，蚀刻第二导电层538会形成控制栅极CG1-CG7。蚀刻纳米结构层532会形成单独的电荷存储区域CSR1-CSR7。在选择栅极区域505处，蚀刻第三导电层544会形成用于选择栅极SGl和SG2的栅极。在外围区506处，蚀刻第四导电层548和第一导电层512会形成外围晶体管PGl的栅极。可以执行各种后端过程，以完成阵列的制造。例如，可以沉积钝化电介质层，随后形成金属导电线和通孔，以将所述线与存储器单元串的端部的源极和漏极区域等等连接。图11表示可使用本发明技术的一个或多个实施例制造的存储器单元阵列952的示例性结构。作为一个示例，示出了分区为IOM个块的NAND FLASHEEPR0M。可同时擦除各个块中存储的数据。在一个实施例中，块是同时擦除的最小单元单位。该示例中，在每一块中，具有划分为偶数列和奇数列的8512个列。位线也划分为偶数位线(BLE)和奇数位线 (BLO) 0图11示出了串联以形成NAND串的四个存储器单元。虽然四个单元被示为包括在每一 NAND串中，但可以使用多于或少于四个(例如16、32或另一数量)单元。NAND串的一个端子经由第一选择晶体管(也称为选择栅极)SGD连接到相应的位线，另一端子经由第二选择晶体管SGS连接到c源极。在关于一个实施例的存储器单元的读取和编程操作期间，同时选择4256个存储器单元。所选择的存储器单元具有相同字线(例如WL2-i)以及同类型位线(例如偶数位线)。因此，可以同时读取或编程532字节数据。同时读取或编程的这532字节数据形成逻辑页面。因此，在该示例中，一个块可以存储至少八个页面。当每一存储器单元存储两比特数据(例如多电平单元)时，一个块可以存储16个页面。在另一个实施例中，形成存储器阵列，其利用全位线架构，使得同时选中块内的每一位线，包括χ方向上相邻的位线。在其它实施例中，不将位线划分为奇数位线和偶数位线。这些架构统称为全位线架构。在全位线架构中，在读取和编程操作期间同时选择块的所有位线。同时对公共字线上的并且连接到任何位线的存储器单元进行编程。在其它实施例中，位线或块可以分成其它群组(例如左和右、多于两个群组等)。图12示出了可包括一个或多个存储器管芯或芯片1012的非易失性存储设备 1010。存储器管芯1012包括存储器单元的(二维或三维)阵列1000、控制电路1020以及读/写电路1030A和1030B。在一个实施例中，在阵列的相对两侧，以对称方式实现通过各个外围电路对存储器阵列1000进行存取，从而每一侧的存取线和电路的密度减少一半。读 /写电路1030A和1030B包括多个感测块1300，所述多个感测块1300允许对存储器单元的页面并行读取或编程。通过行解码器1040A和1040B利用字线可对存储器阵列1000寻址， 且通过列解码器1042A和1042B利用位线可对存储器阵列1000寻址。在典型的实施例中， 控制器1044与一个或多个存储器管芯1012包含在同一存储器设备1010(例如移动式存储卡或封装)中。命令和数据经由线1032在主机与控制器1044之间传递并且经由线1034 在控制器与一个或多个存储器管芯1012之间传递。一个实现中可包括多个芯片1012。控制电路1020与读/写电路1030A和1030B协作，以对存储器阵列1000执行存储器操作。控制电路1020包括状态机1022、片上地址解码器IOM和功率控制模块1(^6。 状态机1022提供对存储器操作的芯片级别控制。片上地址解码器IOM提供地址接口，以在主机或存储器控制器使用的地址与解码器1040A、1040B、1042A和1042B使用的硬件地址之间进行转换。功率控制模块10 控制在存储器操作期间提供给字线和位线的功率和电压。在一个实施例中，功率控制模块10 包括可产生大于电源电压的一个或多个电荷泵。在一个实施例中，控制电路1020、功率控制电路1026、解码器电路1024、状态机电路1022、解码器电路1042A、解码器电路1042B、解码器电路1040A、解码器电路1040B、读/ 写电路1030A、读/写电路1030B和/或控制器1044中的一个或其任何组合可被称为一个或多个管理电路。图13是单独的感测块1300的结构图，该感测块300被分割成内核部分(称为感测模块1280)及公共部分1290。在一个实施例中，每一位线有一个单独的感测模块1280且多个感测模块1280的集合有一个公共部分1290。在一个示例中，感测块将包括一个公共部分1290和八个感测模块1观0。一组感测模块中的每一个感测模块经由数据总线1272与关联的公共部分通信。对于其它细节，可参照美国专利申请公开案2006/0140007，其通过引用而全部并入本文中。感测模块1280包括感测电路1270，该感测电路1270确定所连接的位线中的传导电流是高于还是低于预定阈值级别。在一些实施例中，感测模块1280包括通常称为感测放大器的电路。感测模块1280还包括位线锁存器1观2，其用于对所连接的位线设置电压条件。例如，位线锁存器1282中锁存的预定状态会导致所连接的位线被下拉到指示编程禁止的状态(例如Vdd)。公共部分1290包括处理器1292、数据锁存器1294的集合及耦合在该数据锁存器 1294的集合与数据总线1220之间的I/O接口 1296。处理器1292执行计算。例如，处理器 1292的功能之一是确定被感测存储器单元中存储的数据，并且将确定的数据存储在该数据锁存器集合中。该数据锁存器1294集合用于在读取操作期间对处理器1292确定的数据位进行存储。数据锁存器1294集合还用于在编程操作期间存储从数据总线1220输入的数据位。输入的数据位表示待编程到存储器的写入数据。I/O接口 1296在数据锁存器1294 与数据总线1220之间提供接口。在读取或感测期间，系统的操作受状态机1022的控制，该状态机1022控制将不同控制栅极电压提供给寻址到的单元。随着遍历与存储器支持的各个存储器状态对应的各个预定控制栅极电压，感测模块1280可能在这些电压中的一个电压处跳转，且从感测模块 1280经由总线1272向处理器1292提供输出。此时，通过考虑感测模块的跳转事件以及关于经由输入线1293而来自状态机的所施加的控制栅极电压的信息，处理器1292确定所得到的存储器状态。然后，其计算用于存储器状态的二进制编码，并且将所得的数据位存储到数据锁存器1294中。在内核部分的另一实施例中，位线锁存器1282有两个职责作为用于对感测模块1280的输出进行锁存的锁存器，并且还作为如上所述的位线锁存器。应理解，一些实现可包括多个处理器1292。在一个实施例中，每一个处理器1292 可包括输出线(图12中未示出)，使得各个输出线被“线或”(wired-OR)连接在一起。在一些实施例中，输出线在连接到“线或”线之前反转。由于接收“线或”线的状态机能够确定正进行编程的所有比特何时已到达期望电平，所以该配置使得能够在编程验证处理期间快速确定何时编程处理已完成。例如，当每一比特已达到其期望电平时，用于该比特的逻辑零将发送到“线或”线(或数据1被反转)。当所有比特输出数据0(或数据1被反转)时， 则状态机得知要终止编程处理。在其中每一处理器与八个感测模块进行通信的实施例中， 状态机(在一些实施例中)可需要读取“线或”线八次，或在处理器1292中增加逻辑以累计相关联位线的结果，使得状态机仅需读取“线或”线一次。在编程或验证期间，待编程的数据从数据总线1220存储到数据锁存器1294集合中。在状态机的控制下，编程操作包括施加到寻址到的存储器单元的控制栅极的一系列编程电压脉冲(具有增加的幅度)。每一编程脉冲后面跟着用于确定是否已将存储器单元编程为期望状态的验证处理。处理器1292相对于期望的存储器状态监视所验证的存储器状态。当二者一致时，处理器1292设置位线锁存器1观2，以使得位线被下拉到指示编程禁止的状态。这会禁止与该位线耦合的单元被进一步编程，即使该单元在其控制栅极上受到编程脉冲时也是如此。在其它实施例中，处理器在初始时加载位线锁存器1282，并且感测电路在验证处理期间将位线锁存器1282设置为禁止值。
数据锁存器堆栈1294包含与感测模块对应的数据锁存器的堆栈。在一个实施例中，每个感测模块1280有3-5个(或另一数量)数据锁存器。在一个实施例中，锁存器均为一个比特。在一些实现中(但并非要求)，数据锁存器被实现为移位寄存器，使得其中存储的并行数据转换为用于数据总线1220的串行数据，反之亦然。在一个优选实施例中，与 m个存储器单元的读/写块对应的所有数据锁存器可连接在一起，以形成块移位寄存器，使得可通过串行传递来输入或输出数据块。特别地，采用读/写模块组，使得其数据锁存器集合中的每一个可按顺序将数据移位进入或离开数据总线，仿佛这些数据锁存器是用于整个读/写块的移位寄存器的一部分。关于读取操作和感测放大器的附加信息可以在以下专利中找到(1)美国专禾Ij 7, 196, 931, "Non-Volatile Memory And Method With Reduced Source Line Bias Errors" ； (2) ^H^^lJ 7, 023, 736, "Non-Volatile Memory And Method with Improved Sensing”；(3)美国专利公开 No. 2005/0169082 ； (4)美国专利 7，196,928 "Compensating for Coupling During Read Operations of Non-Volatile Memory，，以及(5)于 2006 年 7 月 20 日公开的美国专利申请公开 No. 2006/0158947，‘‘Reference Sense Amplifier For Non-Volatile Memory”。所有以上五个专利文献通过引用而全部并入本文中。由此，已经描述了包括制造非易失性存储器的方法的一个实施例，该方法包括在衬底中形成多个隔离槽。隔离槽在第一方向(例如列)上延伸，相邻的隔离槽之间在垂直于第一方向的第二方向(例如行)上有间隔。隔离槽填充有隔离材料。每一个槽中的隔离材料包括延伸到衬底的表面以上的部分。该方法还包括在衬底的表面上形成隧道电介质层；在从每一个隔离槽延伸出的隔离材料的相邻部分之间的衬底表面上的纳米结构涂层自校准；在纳米结构涂层上形成中间电介质层；在中间电介质层上形成控制栅极层；形成包括在第二方向上延伸的多个条状部的图案，在第一方向上在条状部之间有间隔。然后执行蚀刻，包括根据图案对控制栅极层、中间电介质层以及纳米结构涂层进行蚀刻。对控制栅极层进行蚀刻可形成在第二方向上延伸的多个字线，且对纳米结构涂层进行蚀刻可形成多列电荷存储区域。一个实施例包括一种使用衬底制造非易失性存储器的方法，该衬底具有目标存储器阵列区和目标外围区。该方法包括在存储器阵列区的衬底表面上形成隧道电介质层。该存储器阵列区包括单元区域和选择栅极区域。该方法还包括在衬底上形成纳米结构涂层， 其中，在存储器阵列区的纳米结构涂层在从多个隔离槽延伸出的隔离材料的相邻部分之间的隧道电介质层上自校准。隔离槽和隔离材料在列方向上延伸。该方法还包括从选择栅极区域和外围区除去纳米结构涂层；在单元区域的纳米结构涂层上形成中间电介质层；以及，在存储器阵列区和外围区形成至少一个导电层。上述至少一个导电层包括在行方向上延伸的多个字线。该方法还包括对纳米结构涂层进行蚀刻，以形成多列电荷存储区域。一个实施例包括一种制造具有纳米结构电荷存储区域的非易失性存储器的方法， 该方法包括在衬底的存储器阵列区上形成隧道电介质层；在存储器阵列区的隧道电介质层上形成纳米结构涂层；通过在存储器阵列区的单元区域对纳米结构涂层有选择地进行固化，从存储器阵列区的选择栅极区域除去纳米结构涂层；在存储器阵列区的纳米结构涂层上形成中间电介质层；在中间电介质层上形成导电层；对导电层进行蚀刻以形成单元区域的多个字线；对导电层进行蚀刻以形成选择栅极区域的多个选择栅极；以及对纳米结构涂层进行蚀刻以在单元区域的每一字线之下形成多个电荷存储区域。一个实施例包括一种形成包括纳米结构电荷存储区域的非易失性存储的方法，该方法包括形成至少一个包括栅极结构的外围晶体管，该栅极结构由第一导电层和第二导电层形成，该第一导电层和第二导电层通过第一电介质层与衬底分离。该方法还包括形成包括电荷存储结构的多个存储元件，所述电荷存储结构由通过第二电介质层与衬底分离的纳米结构层形成。电荷存储结构具有由第二导电层形成的控制栅极，且第二导电层与纳米结构层通过第三电介质层分离。该方法还包括形成用于所述多个存储元件的至少一个选择栅极晶体管，该选择栅极晶体管包括由第二导电层形成的栅极结构。一个实施例包括一种制造具有纳米结构电荷存储区域的非易失性存储器的方法， 该方法包括在外围区的衬底上形成第一电介质层和第一导电层；在存储器阵列区进行蚀亥IJ，以在衬底中形成通过隔离槽分离的多个有源区，并且在外围区对第一导电层和第一电介质层进行蚀刻以形成用于多个外围晶体管的第一尺度；在存储器阵列区的有源区上生长第二电介质层；在存储器阵列区和外围区形成纳米结构涂层；通过有选择地固化存储器阵列区的单元区域的纳米结构涂层，从存储器阵列区的选择栅极区域除去纳米结构涂层；在存储器阵列区和外围区形成第三电介质层；蚀刻，以在外围区除去第三电介质层和纳米结构涂层；蚀刻，以在所述选择栅极区域处除去第三电介质层；在存储器阵列区和外围区形成第二导电层；对第二导电层进行蚀刻，以在存储器阵列区形成多个字线和多个选择栅极； 以及，蚀刻单元区域的纳米结构涂层以形成每一字线之下的多个电荷存储区域。一个实施例包括一种形成包括纳米结构电荷存储区域的非易失性存储的方法，该方法包括形成包括栅极结构的至少一个外围晶体管，该栅极结构由第一导电层和第二导电层形成，该第一导电层和第二导电层通过第一电介质层与衬底分离。该方法还包括形成包括电荷存储结构的多个存储元件，该电荷存储结构由纳米结构层形成，该纳米结构层与衬底通过第二电介质层分离。电荷存储结构具有由第二导电层形成的控制栅极，该第二导电层与纳米结构层通过第三电介质层分离。该方法还包括形成用于多个存储元件的至少一个选择栅极晶体管，选择栅极晶体管包括由第一导电层和第二导电层形成的栅极结构。 第一导电层通过第一电介质层与衬底分离。一个实施例包括一种制造具有纳米结构电荷存储区域的非易失性存储器的方法， 该方法包括在存储器阵列区和外围区衬底上形成第一电介质层；在存储器阵列区的衬底中形成多个有源区，其中，有源区通过隔离槽分离；在形成多个有源区之后，在存储器阵列区和外围区的第一电介质层上形成第一导电层；以及蚀刻，以在存储器阵列区的单元区域除去第一电介质层和第一导电层，由存储器阵列区的选择栅极区域的第一导电层形成多个栅极，以及由外围区的第一导电层形成多个栅极。该方法还包括在蚀刻之后在单元区和外围区形成第二电介质层；在存储器阵列区和外围区形成纳米结构层；蚀刻，以在选择栅极区域的一部分以及外围区的一部分处除去纳米结构层；在存储器阵列区和外围区形成第二导电层；在单元区域进行蚀刻，以从第二导电层限定多个字线并且从纳米结构层限定多个电荷存储区域；在选择区域进行蚀刻以从第二导电层限定至少一个选择栅极线；以及，在外围区进行蚀刻，以从第二导电层限定至少一个外围选择线。一个实施例包括一种形成包括纳米结构电荷存储区域的非易失性存储的方法，该方法包括形成包括栅极结构的至少一个外围晶体管，该栅极结构由第一导电层和第四导电层形成，第一导电层通过第一电介质层与衬底分离。该方法还包括形成包括电荷存储结构的多个存储元件，所述电荷存储结构由通过第二电介质层与衬底分离的纳米结构层形成。电荷存储结构具有由第二导电层形成的控制栅极，该第二导电层通过第三电介质层与纳米结构层分离。该方法还包括形成用于所述多个存储元件的至少一个选择栅极，该选择栅极包括由第三导电层形成的栅极结构。第三导电层通过第四电介质层与衬底分离。一个实施例包括一种制造具有纳米结构电荷存储区域的非易失性存储器的方法， 该方法包括在存储器阵列区和外围区的衬底上形成第一电介质层和第一导电层；在形成第一电介质层和第一导电层之后，对衬底进行蚀刻，以在存储器阵列区形成通过隔离区域分离的多个有源区；对第一导电层进行蚀刻，以在外围区形成用于多个晶体管的栅极的宽度；在形成多个有源区以及用于多个晶体管的栅极的宽度之后，在存储器阵列区除去第一电介质层和第一导电层；在除去第一电介质层和第一导电层之后，在衬底的有源区上形成第二电介质层；在存储器阵列区和外围区形成纳米结构涂层、在纳米结构涂层上形成第三电介质层以及在第三电介质层上形成第二导电层；蚀刻，以在存储器阵列区的选择栅极区域除去第二导电层、第三电介质层、纳米结构层以及第二电介质层；在存储器阵列区和外围区形成第四电介质层以及该第四电介质层上的第三导电层；蚀刻，以在外围区除去第三导电层、第四电介质层、第二导电层、第三电介质层、纳米结构层和第二电介质层，从而暴露外围区的第一导电层；在暴露外围区的第一导电层之后，在存储器阵列区和外围区形成第四导电层；蚀刻，直到在单元区域暴露第二导电层，从而从单元区域除去第四电介质层；在外围区对第四导电层和第一导电层进行蚀刻，以限定用于所述多个晶体管的栅极的长度；在选择栅极区域对第三导电层进行蚀刻，以限定用于多个选择栅极的栅极的长度；以及，在单元区对第二导电层和纳米结构层进行蚀刻。对第二导电层进行蚀刻可形成多个字线，对纳米结构层进行蚀刻可形成多个电荷存储区域。出于图解和说明目的，提供了以上关于本发明的详细描述。本文并未旨在穷尽或将本发明限制为所公开的具体形式。根据以上教导，可得到诸多修改和变型。为了最好地解释本发明技术的原理及其实际应用，选取了所描述的实施例，由此使得本领域技术人员能够以各种实施例以及适于所想到的特定用途的各种修改而最佳地利用本发明。本发明的范围要由所附的权利要求限定。
权利要求
1.一种制造非易失性存储器的方法，包括在衬底中形成多个隔离槽，所述隔离槽在第一方向上延伸，在垂直于所述第一方向的第二方向上相邻的隔离槽之间有间隔，所述隔离槽填充有隔离材料，每一隔离槽中的所述隔离材料包括延伸到所述衬底的表面以上的部分；在所述衬底的表面上形成隧道电介质层；在从每一隔离槽延伸出的所述隔离材料的相邻部分之间的所述隧道电介质层上使纳米结构涂层自校准；在所述纳米结构涂层上形成中间电介质层；在所述中间电介质层上形成控制栅极层；形成包括多个条状部的图案，所述多个条状部在所述第二方向上延伸，且在所述第一方向上在所述条状部之间有间隔；以及根据所述图案对所述控制栅极层、所述中间电介质层以及所述纳米结构涂层进行蚀亥IJ，其中，对所述控制栅极层的蚀刻形成在所述第二方向上延伸的多个字线，且对所述纳米结构涂层的蚀刻形成多列电荷存储区域。
2.如权利要求1所述的方法，其中在相邻的隔离槽之间对所述纳米结构涂层进行自校准不包括对所述纳米结构涂层进行蚀刻。
3.如权利要求1或2所述的方法，其中从每一隔离槽延伸到所述衬底的表面以上的所述隔离材料形成突起；所述纳米结构涂层包括多个纳米结构；与所述隧道电介质层的上表面相比，所述隔离材料的上表面高出所述衬底的表面的距离更大；以及自校准所述纳米结构涂层包括以自组装方法沉积所述纳米结构涂层以涂覆所述衬底的表面，使得在沉积时，所述多个纳米结构覆盖相邻隔离槽之间的所述隔离材料和所述隧道电介质层，其中，在沉积之后，覆盖所述隔离材料的大部分纳米结构移动到覆盖所述隧道电介质层的位置，因此在所述隔离材料的相邻突起之间形成校准的多个纳米结构线。
4.如前述权利要求中的任一项所述的方法，其中，在所述衬底的存储器阵列区以及所述衬底的外围区形成所述纳米结构涂层，所述方法还包括在形成所述中间电介质层之后，遮盖所述存储器阵列区的至少一部分；以及进行蚀刻，以从所述衬底的、用于所述外围区中晶体管的栅极的目标区除去所述中间电介质层和所述纳米结构涂层。
5.如前述权利要求中的任一项所述的方法，其中，所述衬底的存储器阵列区包括单元区域和选择栅极区域，所述方法还包括进行蚀刻，以从所述衬底的、用于所述选择栅极区域中选择栅极的栅极的目标区除去所述中间电介质层和所述纳米结构涂层。
6.如权利要求5所述的方法，还包括在所述外围区中形成暴露用于所述选择栅极的栅极的目标区并且遮盖用于所述晶体管的栅极的目标区的第一图案，其中，使用所述第一图案执行蚀刻以在所述选择栅极区域除去所述中间电介质层和所述纳米结构涂层；在蚀刻以在所述选择栅极区域除去所述中间电介质层和所述纳米结构涂层之后，形成暴露用于所述外围区中的晶体管的栅极的目标区并且遮盖用于所述选择栅极的栅极的目标区的第二图案；以及其中，使用所述第二图案执行所述蚀刻以在所述外围区除去所述中间电介质层和所述纳米结构涂层。
7.如权利要求5所述的方法，其中在蚀刻以在所述外围区除去所述中间电介质层和所述纳米结构涂层的同时，执行蚀刻以在所述选择栅极区域除去所述中间电介质层和所述纳米结构涂层。
8.如权利要求1、2、3或4所述的方法，其中，所述纳米结构涂层形成于所述衬底的单元区域及所述衬底的选择栅极，所述方法还包括在形成所述纳米结构涂层之后，遮盖所述衬底的选择栅极区域； 在遮盖所述选择栅极区时，在所述单元区对所述纳米结构涂层进行光固化； 在光固化之后，显露所述选择栅极区域；以及在显露所述选择栅极区域之后，漂洗来自所述选择栅极区域的所述纳米结构涂层。
9.如前述权利要求中的任一项所述的方法，其中，所述纳米结构涂层包括金属纳米点。
10.如权利要求9所述的方法，其中所述隔离材料的、位于每一沟道中的部分延伸到所述衬底以上的量为第一量；以及所述纳米点和所述隧道电介质层的组合厚度小于所述第一量。
11.一种使用具有目标存储器阵列区和目标外围区的衬底制造非易失性存储器的方法，所述方法包括在所述存储器阵列区，在所述衬底的表面上形成隧道电介质层，所述存储器阵列区包括单元区域和选择栅极区域；在所述衬底上形成纳米结构涂层，其中，在所述存储器阵列区形成所述纳米结构涂层包括在从多个隔离槽延伸出的隔离材料的相邻突起之间的所述隧道电介质层上使所述纳米结构涂层自校准，所述隔离槽和隔离材料在列方向上延伸； 从所述选择栅极区域和所述外围区除去所述纳米结构涂层； 在所述单元区域处的所述纳米结构涂层上形成中间电介质层； 在所述存储器阵列区和所述外围区形成至少一个导电层，所述至少一个导电层包括在行方向上延伸的多个字线；以及对所述纳米结构涂层进行蚀刻，以形成多列电荷存储区域。
12.如权利要求11所述的方法，其中，从所述选择栅极区域除去所述纳米结构涂层包括以第一图案遮盖所述单元区域；以及在以所述第一图案遮盖所述单元区域时，进行蚀刻以从所述选择栅极区域除去所述纳米结构涂层。
13.如权利要求12所述的方法，还包括在进行蚀刻以从所述选择栅极区域除去所述纳米结构涂层之后，从所述单元区域除去所述第一图案；以第二图案遮盖所述单元区域和所述选择栅极区域；以及在以所述第二图案遮盖所述单元区域和所述选择栅极区域时，进行蚀刻以从所述外围区除去所述纳米结构涂层。
14.如权利要求12所述的方法，其中，进行蚀刻以从所述选择栅极区域除去所述纳米结构涂层包括在以所述第一图案遮盖所述单元区域时，进行蚀刻以从所述外围区除去所述纳米结构涂层。
15.如权利要求11所述的方法，其中，从所述选择栅极区域除去所述纳米结构涂层包括遮盖所述选择栅极区域；在遮盖所述选择栅极区域时，在所述单元区域对所述纳米结构涂层进行固化； 在固化之后，显露所述选择栅极区域；以及漂洗来自所述选择栅极区域的所述纳米结构涂层。
16.如权利要求11、12、13、14或15中的任一项所述的方法，其中，所述至少一个导电层包括第一导电层和第二导电层，所述方法还包括在形成所述隧道电介质层之前，在所述存储器阵列区和所述外围区形成第一电介质层和所述第一导电层；在形成所述多个隔离槽之前，从所述存储器阵列区除去所述第一电介质层和所述第一导电层；在所述外围区对所述第一导电层进行蚀刻，以限定用于多个外围晶体管的栅极宽度； 在形成所述中间电介质层之后，形成所述第二导电层； 在所述单元区域对所述第二导电层进行蚀刻，以形成所述多个字线； 在所述选择栅极区域对所述第二导电层进行蚀刻，以形成多个选择栅极； 在所述外围区对所述第二导电层和所述第一导电层进行蚀刻，以限定用于所述多个外围晶体管的栅极长度，所述第二导电层在所述外围区接触所述第一导电层，所述第一导电层通过所述第一电介质层与所述衬底表面分离。
17.如权利要求11、12、13、14或15中的任一项所述的方法，其中，所述至少一个导电层包括第一导电层和第二导电层，所述方法还包括；在所述存储器阵列区和所述外围区的所述衬底的表面上形成第一电介质层； 在形成所述多个隔离槽之后，在所述存储器阵列区和所述外围区上形成所述第一导电层；在形成所述中间电介质层之前，进行蚀刻以从所述单元区域除去所述第一电介质层和所述第一导电层；在形成所述中间电介质层之后，形成所述第二导电层； 在所述单元区域对所述第二导电层进行蚀刻，以形成所述多个字线； 在所述选择栅极区域对所述第二导电层和所述第一导电层进行蚀刻，以限定用于所述多个选择栅极的栅极，所述第二导电层在所述选择栅极区域接触所述第一导电层，所述第一导电层通过所述第一电介质层与所述衬底的表面分离；在所述外围区对所述第二导电层和所述第一导电层进行蚀刻，以限定用于所述多个外围晶体管的栅极，所述第二导电层在所述外围区接触所述第一导电层，所述第一导电层通过所述第一电介质层而与所述衬底表面分离。
18.如权利要求11、12、13、14或15中的任一项所述的方法，其中，所述至少一个导电层包括第一导电层、第二导电层、第三导电层和第四导电层，所述方法还包括在形成所述多个隔离槽之前，在所述存储器阵列区和所述外围区形成所述第一导电层和第一电介质层；在形成所述多个隔离槽之后且在形成所述隧道电介质层之前，从所述存储器阵列区除去所述第一导电层和所述第一电介质层；在从所述选择栅极区域除去所述纳米结构涂层之后，在所述衬底的表面上形成第二电介质层；在形成所述第二电介质层之后，形成第三导电层； 在从所述外围区除去所述纳米结构涂层之后，形成第四导电层； 在所述单元区域对所述第二导电层进行蚀刻，以形成所述多个字线； 在所述外围区对所述第四导电层和所述第一导电层进行蚀刻，以形成用于多个外围晶体管的栅极，所述外围晶体管通过所述第一电介质层与所述衬底的表面分离；在所述选择栅极区域对所述第三导电层进行蚀刻，以形成用于多个选择栅极的栅极， 所述选择栅极通过所述第二电介质层与所述衬底的表面分离。
19.一种形成包括纳米结构电荷存储区域的非易失性存储的方法，包括形成包括栅极结构的至少一个外围晶体管，该栅极结构由第一导电层和第二导电层形成，所述第一导电层和所述第二导电层通过第一电介质层与衬底分离；形成包括电荷存储结构的多个存储元件，所述电荷存储结构由纳米结构层形成，所述纳米结构层通过第二电介质层与所述衬底分离，所述电荷存储结构具有由所述第二导电层形成的控制栅极，所述第二导电层通过第三电介质层与所述纳米结构层分离；以及形成用于所述多个存储元件的至少一个选择栅极晶体管，所述选择栅极晶体管包括由所述第二导电层形成的栅极结构。
20.如权利要求19所述的方法，还包括在所述衬底的外围区和所述衬底的存储器阵列区形成所述第一电介质层，所述存储器阵列区包括选择栅极区域；从所述存储器阵列区除去所述第一电介质层，而在所述外围区保留所述第一电介质层；以及在除去所述第一电介质层之后，在所述单元区对所述衬底进行蚀刻，以形成多个有源区，在所述有源区之间具有多个浅槽隔离区域。
21.如权利要求20所述的方法，还包括在形成所述多个有源区和所述多个浅槽隔离区域之后，在所述存储器阵列区形成所述第二电介质层；在形成所述第二电介质层之后，在所述存储器阵列区和所述外围区形成所述纳米结构层；在所述存储器阵列区的单元区域对所述纳米结构层进行固化；以及从所述存储器阵列区的选择栅极区域除去所述纳米结构层。
22.如权利要求21所述的方法，其中，在所述单元区域处对所述纳米结构层进行固化包括在所述单元区域将所述纳米结构层暴露于紫外光，而在所述选择栅极区域不将所述纳米结构层暴露于紫外光。
23.如权利要求19所述的方法，其中由所述第二导电层和所述第一导电层形成所述至少一个选择栅极晶体管，所述第一导电层通过所述第一电介质层与所述衬底分离。
24.如权利要求23所述的方法，还包括在所述衬底的存储器阵列区和外围电路区形成所述第一电介质层； 在所述存储器阵列区对所述衬底进行蚀刻，以形成多个有源区，在该多个有源区之间具有多个浅槽隔离区域；在对所述衬底进行蚀刻之后，在所述存储器阵列区和所述选择栅极区域的所述第一电介质层上形成所述第一导电层； 在形成所述第一导电层之后-在所述存储器阵列区的单元区域进行蚀刻以除去所述第一导电层和所述第一电介质层，-在所述存储器阵列区的选择栅极区域对所述第一导电层和所述第一电介质层进行蚀亥IJ，以限定在位线方向上延伸的选择栅极晶体管栅极结构的尺度，-在所述外围区对所述第一导电层和所述第一电介质层进行蚀刻，以限定在所述位线方向上延伸的外围晶体管栅极结构的尺度。
25.一种形成包括纳米结构电荷存储区域的非易失性存储的方法，包括形成包括栅极结构的至少一个外围晶体管，所述栅极结构由第一导电层和第四导电层形成，所述第一导电层通过第一电介质层与衬底分离；形成包括电荷存储结构的多个存储元件，所述电荷存储结构由纳米结构层形成，所述纳米结构层通过第二电介质层与所述衬底分离，所述电荷存储结构具有由第二导电层形成的控制栅极，所述第二导电层通过第三电介质层与所述纳米结构分离；以及形成用于所述多个存储元件的至少一个选择栅极，所述多个存储元件包括由所述第三导电层形成的栅极结构，所述第三导电层通过第四电介质层与所述衬底分离。
全文摘要
将基于纳米结构的电荷存储区域(CSR1-CSR5)包括在非易失性存储器设备中，并且与选择栅极(SG1)和外围电路(PG1、PG2)的制作集成在一起。在存储器阵列区和外围电路区的衬底上，应用一个或多个纳米结构涂层。提供用于从衬底的非期望区(例如用于选择栅极和外围晶体管的目标区)除去纳米结构涂层的各种方法。在一个示例中，使用基于自组装的过程形成一个或多个纳米结构涂层，以在衬底的有源区上有选择地形成纳米结构。自组装允许形成彼此电绝缘的离散的纳米结构线，而不需要对纳米结构涂层进行图案化或蚀刻。
文档编号H01L27/115GK102484052SQ201080033519
公开日2012年5月30日 申请日期2010年7月21日 优先权日2009年7月21日
发明者东谷政昭, 乔治·马塔米斯, 亨利·钦, 塔卡西·奥里莫托, 维诺德·罗伯特·普拉亚思, 詹姆斯·K·卡伊 申请人:桑迪士克科技股份有限公司