具有3-维布置的存储单元的nand快闪存储器件及其制造方法

专利名称：具有3-维布置的存储单元的nand快闪存储器件及其制造方法
具有3-维布置的存储单元的NAND快闪存储器件及其制造方法 背景技术本公开总体上涉及一种制造半导体器件的方法，并且更具体涉及 具有3-维布置的存储单元的NAND快闪存储器件的制造方法。根据35U.S.C. § 119，要求2006年10月11日提交的韩国专利申请号 2006-9卯15的优先权，因此将其全部内容引入以供参考。大多数现代电子设备包括半导体器件。这些半导体器件包括大量 元件。具体地，例如，这些半导体器件包括诸如晶体管、电阻器、电 容器等的电子元件。有利地，在这些电子元件被设计来执行该电子设 备的特定功能之后，它们被集成在半导体衬底上。例如，诸如计算机 和数码相机的电子设备包括用于存储信息的存储器芯片和用于处理信 息的处理芯片。这些存储器芯片和处理芯片包括，在被配置来分别执 行信息存储和处理功能之后，被集成在半导体衬底上的电子元件。为了跟上廉价、更有效率以及较小尺寸器件的用户需求，对于高 度地集成的半导体器件有不断增长的需求。然而，在半导体制造工艺 中存在影响高度集成半导体器件的可用性的某些缺点。例如，对于诸 如光刻技术的处理技术需要改进。然而，高级的处理技术需要支出大 量资金以及在将它们用于制造高度集成的半导体器件是商业上可行的 之前，可能长时间被阻滞在研究和开发周期中。为了解决当前制造技术的限制，提出了在半导体器件中使用3-维 布置的晶体管。例如，韩国专利申请号2006-73858公开了一种具有3-维布置的晶体管的NAND快闪存储器件。制造这种半导体器件的方法包 括通过外延技术，在用作半导体衬底的晶片上形成单晶半导体层，以
及此后，在该半导体层上形成晶体管。此外，当存储单元晶体管的源极和漏电极被三维布置时，需要连 接这些源极和漏电极的栓塞，用于电访问该存储单元晶体管。然而， 在三维半导体器件中形成这些栓塞不是容易的。例如，在韩国专利申请号2006-73858中公开的NAND快闪存储器件中，不同层上形成的存储 晶体管通过层叠栓塞和局部互连彼此电连接，该层叠栓塞和局部互连 通过不同的工艺形成。存在许多与利用不同工艺来制造3-维半导体器件有关的问题。这 些问题可以包括，例如，整个制造工艺的复杂性增加和制造成本的增 加。通过减小可用的芯片面积，可以减小半导体器件的复杂性。然而， 芯片面积可用性的损失可以减小半导体器件的集成度。该特征与3-维半 导体器件的重要目标的一个相反。发明内容根据本公开的一个方面，提供一种NAND快闪存储器件，其包括 下半导体层和位于该下半导体层上方的上半导体层，位于该下半导体层中的第一漏区和第一源区，以及位于该上半导体层中的第二漏区和 第二源区。在该下半导体层上设置第一栅极结构，以及在该上半导体 层上设置第二栅极结构。在该上半导体层上方设置位线，以及在该位 线和第一漏区之间连接至少一个位线栓塞，其中该至少一个位线栓塞 贯穿位于上半导体层中的漏极通孔。根据本公开的另一方面，提供一种制造NAND快闪存储器件的方 法，该方法包括在下半导体层中形成下源区和下漏区，在该下半导 体层上方形成上半导体层，该上半导体层包括漏极通孔、上源区和上 漏区，以及形成贯穿该漏极通孔并连接到上和下漏区的至少一个位线 栓塞。
所包括的附图提供本公开的进一步理解，该附图被引入并构成本 说明书的一部分。


本公开的示例性实施例，并且连同说明书 一起，用来说明本发明的原理。在图中图1A至1D是说明根据示例性公开实施例的NAND快闪存储器件的单元阵列的平面图；图2A至2C是说明根据示例性公开实施例的NAND快闪存储器件的 单元阵列的剖面图；图3A至3D是说明根据示例性公开实施例的制造NAND快闪存储 器的方法的剖面图；图4A至4C是说明根据替换性示例公开实施例的制造NAND快闪存 储器的方法的剖面图；图5A至5B是说明根据另一替换性示例公开实施例的制造NAND快 闪存储器的方法的剖面图；图6A至6C是说明根据另一替换性示例公开实施例的制造NAND快 闪存储器的方法的剖面图；以及图7A至7B是说明根据另一替换性示例公开实施例的制造NAND快 闪存储器的方法的剖面图。
具体实施方式
下面将参考附图更详细地描述本发明的示例性实施例。然而，本 发明可以以不同的形式体现，以及不应该被认为局限于在此阐述的实 施例。相反，提供这些实施例是为了本公开是彻底的和完全的，并将 本发明的范围完全传递给本领域的技术人员。还应该理解，当一个层(或薄膜)被称为在另一层或衬底'上面' 时，它可以直接在另一层或衬底上，或也可以存在插入层。此外，应 当理解当一个层被称为在另一层'下面'时，它可以直接在下面，和 也可以存在一个或多个插入层。另外，还应当理解，当一个层被称为 在两个层'之间'时，它可以是两个层之间的唯一的层，或也可以存
在一个或多个插入层。类似地，还应当理解，当一个元件被称为'连 接'到另一元件时，该两个元件可以直接地彼此连接，或(例如，电) 操作地彼此连接。在图中，为了图示的清楚，可以放大层和区域的尺 寸。在本说明书中，尽管使用"第一"、"第二"、"第三"等等措 词来描述各个区域、层等，但是，该区域、层等不应该被局限于这些 措词。这些措词仅仅用来使区域和层彼此区分。因此， 一个实施例中 提及的第一层在另一实施例中可以被称为第二层。在此描述的每个实 施例可以包括其互补实施例。图1A至1D是说明根据示例性公开实施例的NAND快闪存储器件 的单元阵列的平面图。此外，图2A至2C是说明根据示例性公开实施例 的NAND快闪存储器件的单元阵列的剖面图。更具体地说，图2A至2C 分别是沿图1A至1D的虚线I-I '获得的剖面图。参考图1A和2A，示例性公开实施例中的NAND快闪存储器件包括 下半导体层100和布置在下半导体层100上的至少一个上半导体层200。 为了简明起见，仅仅示出该示例性公开实施例中的一个上半导体层。 但是，所属领域的技术人员应当理解，在不脱离本公开的范围的条件 下，可以在下半导体层100上布置多个上层。此外，下半导体层100可 以是由单晶半导体材料形成的晶片。此外，有利地，上半导体层200由 单晶半导体材料形成，这些之后将详细地说明。在下半导体层100和上半导体层200上方分别布置下栅极结构120 和上栅极结构220。此外，下和上栅极结构120和220的每一个包括串选 择线SSL、接地选择线GSL以及布置在串选择线SSL和接地选择线GSL 之间的多个字线WL。此外，在下栅极结构120和下半导体层100之间可 以布置下栅极绝缘层105，以及在上栅极结构220和上半导体层200之间 可以布置上栅极绝缘层205。在示例性实施例中，下栅极结构120包括下浮置电极121、下栅极 层间绝缘层122以及下控制电极123，所有层都被依次层叠。类似地， 上栅极结构220包括上浮置电极221、上栅极层间绝缘层222以及上控制 电极223。此外，在下和上控制电极123和223上分别可以附加地布置下 和上帽盖图案124和224。在字线WL中，下和上浮置电极121和221分别不被电连接到下和上 控制电极123和223。下和上浮置电极121和221以及下和上控制电极123 和223之间分别没有电连接是因为在其间插入下和上层间绝缘层122和 222。相反，在串选择线SSL和接地选择线GSL中，下和上浮置电极121 和221分别被电连接到下和上控制电极123和223。为此，下和上栅间绝 缘层122和222可以形成为下和上浮置电极121和221的顶表面被部分地 露出。在另一示例性实施例中，下和上栅极结构120和220 (在下文中， 称为栅极结构)可以具有电荷捕获型快闪存储器的单元栅极结构。例 如，栅极结构120和220可以是众所周知的SONOS或TANOS结构。在此 情况下，可以不必形成下和上栅极绝缘层105和205。在下半导体层100中，分别在选择线SSL和与其邻近的字线WL之 间、在字线WL之间以及在接地选择线GSL和与其相邻的字线WL之间形 成下杂质区110。此外，在下栅极结构120的任何一侧，形成下源区110S 和下漏区110D。具体地，邻近于接地选择线GSL形成下源区110S，以 及邻近于串选择线SSL形成下漏区110D。此外，在上半导体层200中， 在下杂质区110、下源区110S以及下漏区110D上方分别形成上杂质区 210、上源区210S以及上漏区210D。此外，该杂质区具有不同于下和上 半导体层100和200的导电类型。在串选择线SSL、接地选择线GSL和字线WL的每一个的侧壁上可 以布置栅极隔片129和229。在示例性实施例中，如图2B所示，栅极隔 片129和229可以由氧化硅或氮化硅形成。此外，回到图2A，在下半导 体层100和上半导体层200之间形成下层间绝缘层140，以及在上半导体 层200上形成上层间绝缘层240。在示例性实施例中，下和上层间绝缘 层140和240可以包括氧化硅和氮化硅的至少一种。此外，在上半导体层200上方可以形成上刻蚀停止层230。具体地， 具有预定厚度的上刻蚀停止层230可以覆盖其中形成上栅极结构220的 上半导体层200。有利地，上刻蚀停止层230由相对于上层间绝缘层240 具有刻蚀选择率的材料形成。此外，在下半导体层100上方可以形成下刻蚀停止层130。具体地， 具有预定厚度的下刻蚀停止层130可以保形地覆盖其中形成下栅极结 构120的下半导体层100。有利地，下刻蚀停止层130由相对于下层间绝 缘层240具有刻蚀选择率的材料形成。当下和上刻蚀停止层130和230由 彼此不具有刻蚀选择率的材料形成(例如，如果它们由相同材料形成)， 优选上刻蚀停止层230被形成为比下刻蚀停止层130更厚，用于防止对 上半导体层200造成刻蚀损坏，这些之后将描述。参考图1A，在上层间绝缘层240上形成跨越字线WL的多个位线 BL。此外，在上半导体层200上布置与字线WL平行的公共源极线CSL。 在垂直高度方面，公共源极线CSL可以被布置在上半导体层200和位线 BL之间。此外，参考图2A，位线BL借助于位线栓塞400被电连接到下 和上漏电极110D和210D。为此，位线栓塞400贯穿下和上层间绝缘层140 和240。此外，公共源极线CSL借助于源极栓塞300被电连接到下和上源 区110S和210D。源极栓塞300穿透下和上层间绝缘层140和240。如图2A所示，上层间绝缘层240可以包括包围公共源极线CSL的第 一上层间绝缘层241和布置在源极线CSL上的第二上层间绝缘层242。此 外，在示例性实施例中，在下漏区110D和下源区110s上方的上半导体 层200中形成穿透上半导体层200的漏极通孔501和源极通孔502。此外， 位线栓塞400穿过漏极通孔501，以便被连接到下漏区110D，以及源极 栓塞300穿过源极通孔502，以便被连接到下源区110S。附加地，如图 1A所示， 一个位线BL通过一个位线栓塞400连接到一个下漏区110D， 而公共源极线CSL和源极栓塞被连接到多个源区110S。在示例性实施例中，位线栓塞400可以由具有与上和下漏区110D 和210D相同导电类型的多晶硅形成。在此情况下，在漏极通孔501的侧 壁处，位线栓塞400可以与上半导体层200接触。此时，由于上半导体 层200和位线栓塞400具有不同的导电类型，它们形成PN二极管。该PN 二极管可以用作整流器。结果，当反向电压被施加到位线栓塞400时， 该电压不被施加到上半导体层200。亦即，位线栓塞400和上半导体层 200能够是电独立的。在替换性示例实施例中，位线栓塞400可以由诸如鸽、钛、钽、氮 化钛、氮化钽以及氮化钨的金属材料形成。在此情况下，为了使位线 栓塞400和上半导体层200彼此电隔离，可以在位线栓塞400的侧壁上形 成如图2B所示的漏极绝缘层155。漏极绝缘层155可以使用形成隔片的 公知工艺来形成。在示例性实施例中，位线栓塞400可以被分为两个部分，其一部分 是布置在上半导体层200上方的上位线栓塞，另一部分是穿透上半导体 层200的下位线栓塞。此外，上位线栓塞可以形成为其宽度大于漏极通 孔501的宽度G1，如图1A、 1B、 1D和2A所示。因此，上位线栓塞被连 接到漏极通孔501的任一侧形成的上漏区210D。此外，下位线栓塞形成 为其宽度小于或等于漏极通孔501的宽度G1。此外，下位线栓塞从上位 线栓塞的底表面连续地延伸，以便它被连接到下漏区110D。在替换性 示例实施例中，参考图1C和2C，可以用上位线栓塞402和下位线栓塞401 配置位线栓塞400。这里，上位线栓塞402被彼此隔开。在此情况下， 上位线栓塞402将位线BL电连接到上漏区210D，以及下位线栓塞401将 位线BL电连接到下漏区110D。此外，尽管上位线栓塞402和下位线栓 塞 到位线BL。在示例性实施例中，源极栓塞300可以由具有与上和下源区110S 和210S相同导电类型的多晶硅形成。在此情况下，在源极通孔502的侧 壁处，源极栓塞300可以与上半导体层200接触。因为上半导体层200和 源极栓塞300具有不同的导电类型，所以它们形成PN二极管，用作整流 器。结果，当反向电压被施加到源极栓塞300时，该电压不被施加到上 半导体层200。亦即，源极栓塞300和上半导体层200能够是电独立的。在替换性示例实施例中，源极栓塞300可以由诸如钨、钛、钽、氮 化钛、氮化钽以及氮化钨的一种金属材料形成。在此情况下，可以在 源极栓塞300的侧壁上形成源极绝缘层156，以将源极栓塞300与上半导 体层200电隔离。源极绝缘层155可以使用形成隔片的公知工艺来形成。在替换性示例实施例中，上半导体层200和下半导体层100可以利 用下和上源区110S和210S形成等电位。在此情况下，不形成源极绝缘 层156，以及源极栓塞300可以包括阻挡金属层，以与下和上半导体层 200和300进行欧姆接触。在示例性实施例中，源极栓塞300可以被分为两个部分，其一部分 是布置在上半导体层200上方的上源极栓塞，另一部分是穿透上半导体 层200的下源极栓塞。此外，上源极栓塞可以被形成为其宽度大于漏极 通孔502的宽度G2，如图1A、 1B、 1D和2A所示。因此，上源极栓塞被 连接到源极通孔502的任一侧形成的上源区210S。附加地，下源极栓塞 形成为其宽度小于或等于源极通孔502的宽度G2。此外，下源极栓塞从 上源极栓塞的底表面连续地延伸，以被连接到下源区110S。在另一示例性实施例中，如图1C和2C所示，可以用多个上源极栓 塞302和下源极栓塞301配置源极栓塞300，其中上源极栓塞302彼此隔 离开。在此情况下，上源极栓塞302将公共源极线CSL电连接到上源区
210S，以及下源极301将公共源极线CSL电连接到下源区110S。此外， 可以使用金属镶嵌工艺同时形成公共源极线CSL以及下和上源极栓塞 301和302。在此情况下，在等电位处形成上源极栓塞302和下源极栓塞 301，如图2C所示。图3A至3D是说明根据示例性公开实施例的制造NAND快闪存储 器的方法的剖面图。在下文中，将参考图3A至3D详细地说明形成位线 栓塞400和源极线栓塞300的方法。参考图3A，在下半导体衬底100上形成下栅极结构120。此后，使 用下栅极结构120作为离子掩模，执行离子注入工序，以在下半导体层 IOO中形成杂质区IIO、下源区110S以及下漏区110D。接着，在其中形 成下栅极结构120的合成结构上连续地形成下刻蚀停止层130和下层间 绝缘层140。另外，在下层间绝缘层140上方形成上半导体层200。上半导体层 200具有漏极通孔501和源极通孔502，如上所述。在示例性实施例中， 上半导体层200可以使用多种方法来形成。在下文中，在说明形成位线 栓塞400和源极线栓塞300的方法之前，将参考图5A、 5B、 6A至6C、 7A 和7B说明形成上半导体层200的方法。在示例性实施例中，可以使用其中下半导体层100被用作籽晶层的 外延技术形成上半导体层200。更具体地说，在形成下层间绝缘层140 之后，可以在下层间绝缘层140中形成籽晶孔88，以露出下半导体层IOO 的预定区域，如图1A、 1C、 5A和5B所示。在此，图5A和5B分别图示 了沿图lA和lC的虚线I-r和II-n'获得的剖面图。接着，籽晶栓塞99填充 该籽晶孔88，以及使用许多种外延技术的一种形成覆盖下层间绝缘层 140的外延半导体层199。此外，外延半导体层199从籽晶栓塞99延伸。 由于该外延工艺，外延半导体层199可以具有单晶结构。此后，参考图 5B，外延半导体层199被图案化，以形成具有漏极通孔501和源极通孔502的上半导体层200。在示例性实施例中，在图案化外延半导体层199 之前，可以使用诸如化学机械抛光(CMP)技术等的平整技术附加地 执行平坦化外延层199的顶表面的工序。在替换性示例实施例中，上半导体层200可以使用晶片-键合技术 来形成。具体地，参考图6A，在形成层间绝缘层140之后，由单晶半导 体形成的晶片WF可以被键合到下绝缘层140。更具体地说，可以在晶 片WF和下层间绝缘层140之间附加地形成粘结层，以将晶片WF键合到 下层间绝缘层140。此外，参考图6B和6C，晶片WF被刻蚀，以形成薄 半导体层199'，以及此后，薄半导体层199'被图案化，以形成具有漏极 通孔501和源极通孔502的上半导体层200。如图1B和1D所示，在公开的 实施例中不需要用于形成上述外延技术中需要的籽晶孔88的附加区 域。在替换性示例实施例中，上半导体层200可以使用淀积和结晶工艺 来形成。更具体地说，如图7A所示，形成模制图案195，以限定用于漏 极通孔501和源极通孔502的位置。接着，在包括模制图案195的合成结 构上淀积半导体层198。具体地，半导体层198可以使用化学气相淀积 (CVD)或原子层淀积(ALD)工艺来形成。在示例性实施例中，半 导体层198可以是非晶体、多晶体以及单晶硅之一。此外，可以附加地 执行预定的结晶工序，以便半导体层198具有单晶结构。此后，参考图 7B，在半导体层198上执行平整刻蚀，直到模制图案195的顶表面被露 出。因此，在由模制图案195限定的空间中形成上半导体层200。在此 情况下，因为使用模制图案195作为模具形成上半导体层200，所以能 够形成穿透上半导体层200的漏极通孔501和源极通孔502，而没有附加 的图案化工序。返回参考图3A，在上半导体层200上形成上栅极结构220。此后， 使用上栅极结构220作为离子掩模，执行离子注入工序，以在上半导体 层200中形成上杂质区210、上源区210S以及上漏区210D。接着，在包
括上栅极结构220的合成结构上连续地形成上刻蚀停止层230和第一上 层间绝缘层241。此外，第一上层间绝缘层241和下层间绝缘层140被图案化，以形 成源极接触孔150。这些源极接触孔150穿透源极通孔502并露出下源区 IIOS。此外，在上半导体层200上方形成源极接触孔150，以便它们具 有比源极通孔502更大的宽度，且因此上源区的顶表面被露出。此外， 形成上刻蚀停止层230，用于防止在源极接触孔150的形成的期间的上 半导体层200 (例如，更具体，上源区210S)的刻蚀损坏。亦即，源极 接触孔150的形成包括使用相对于上刻蚀停止层230具有刻蚀选择率的 刻蚀方法来刻蚀第一上层间绝缘层241和下层间绝缘层140。此外，上 刻蚀停止层230被有利地形成为比下刻蚀停止层130更厚，用于防止在 下刻蚀停止层130的刻蚀的期间的上半导体层200的顶表面被损坏。参考图3B，在示例性实施例中，形成填充源极接触孔150和公共源 极线CSL的源极栓塞300。因此，使用金属镶嵌工艺形成源极接触孔和 源极栓塞300。替换地，根据另一示例性实施例，可以使用双金属镶嵌 工艺形成源极栓塞300，如图4A至4C所示。参考图4A至4C，第一上层 间绝缘层241可以包括依次层叠的第一至第三绝缘层241A、 241B以及 241C。第一上层间绝缘层241被图案化，以形成用于限定源极接触孔150 的最初接触孔149。另外，然后在合成结构上形成预定掩模图案50，以 露出该最初接触孔149。此外，使用掩模图案50作为蚀刻掩模图案化第 一上层间绝缘层241和下层间绝缘层140。此外，在双金属镶嵌工序的 期间的第二绝缘层241b被用作刻蚀停止层，并且它用于将由最初接触 孔149限定的接触孔结构转移到下垫层140和240。为此，第二绝缘层 241b可以由相对于第一和第三绝缘层241a和241c具有刻蚀选择率的材 料形成。例如，第二绝缘层241b可以由氮化硅形成。参考图3C，在包括源极栓塞300的合成结构上形成第二上层间绝缘 层242。具体地，第二上层间绝缘层242连同第一上层间绝缘层241—起
构成上层间绝缘层240。接着，上和下层间绝缘层240和140被图案化， 以形成穿透漏极通孔501并露出下漏区110D的漏极接触孔151。在此情 况下，在上半导体层200上方形成漏极接触孔151，以便其宽度大于漏 极通孔501，以便上漏区210D的顶表面被露出。此外，在形成漏极接触 孔151的同时，形成上刻蚀停止层230，用于防止上半导体层200 (例如， 更具体地，上漏区210D)的刻蚀损坏。亦即，漏极接触孔151的形成包 括使用相对于上刻蚀停止层230具有刻蚀选择率的刻蚀方法刻蚀第一 上层间绝缘层240和下层间绝缘层140。另外，上刻蚀停止层230形成为 比下刻蚀停止层130更厚是有利的，用于防止在下刻蚀停止层130的刻 蚀的期间的上半导体层200的顶表面被损坏。参考图3D，形成位线栓塞 400以填充漏极接触孔151。接着，在上层间绝缘层240上形成与位线栓 塞400接触并跨越字线WL的位线BL。在示例性实施例中，可以在漏极 接触孔151的侧壁上形成漏极绝缘层(参见图2B的附图标记155)。类 似地，在形成源极栓塞300之前，可以在源极接触孔150的侧壁上形成 源极绝缘层(参见图2B的156)。源极和漏极绝缘层155和156可以使用 形成隔片的典型工艺来形成。以上公开的方法可以用来制造任意半导体器件。在示例性实施例 中，形成上半导体层，以便它具有在下半导体层的下源极和漏区上方 的通孔，其中该通孔穿透上半导体层。此外，形成源极和位线栓塞， 以便它们穿过该通孔。由此，可能电连接三维布置的存储单元的源极 和漏电极，而不损失芯片面积利用率。以上公开的主题被认为是说明性的，而不是限制性的，附加权利 要求意旨覆盖落入本发明的真正的精神和范围内的所有这样的修改、 提高及其他实施例。因此，对于法律允许的最大程度，本发明的范围 将由下列权利要求和它们的等价物的最宽允许的解释决定，不应该被 前述详细的描述约束或限制。
权利要求
1.一种NAND快闪存储器件，包括下半导体层和位于所述下半导体层上方的上半导体层；位于所述下半导体层中的第一漏区和第一源区；位于所述上半导体层中的第二漏区和第二源区；位于所述下半导体层上的第一栅极结构；位于所述上半导体层上的第二栅极结构；位于所述上半导体层上方的位线；以及在所述位线和所述第一漏区之间连接的至少一个位线栓塞，其中所述至少一个位线栓塞延伸穿过位于所述上半导体层中的漏极通孔。
2. 根据权利要求1所述的NAND快闪存储器件，其中每个栅极结构 包括位于所述第一或第二漏区附近的串选择线、位于所述第一或第二 源区附近的接地选择线、以及布置在所述串选择线和所述接地选择线 之间的多个字线，并且其中所述位线在横跨所述字线的方向上延伸。
3. 根据权利要求1所述的NAND快闪存储器件，其中所述上半导体 层中的第二漏区被设置在邻近所述漏极通孔处。
4. 根据权利要求3所述的NAND快闪存储器件，其中所述至少一个 位线栓塞包括位于所述上半导体层上方的上位线栓塞，并且连接到所述漏极通 孔附近的所述上半导体层的第二漏区，其中所述上位线栓塞的宽度大 于所述漏极通孔的宽度；以及从所述上位线栓塞延伸并穿过所述漏极通孔，且被连接到所述下 半导体层的第一漏区的下位线栓塞。
5. 根据权利要求1所述的NAND快闪存储器件，其中所述至少一个 位线栓塞包括在所述位线和所述上半导体层的第二漏区之间延伸的上位线栓 塞；以及在所述位线和所述下半导体层的第一漏区之间延伸的下位线栓塞，其中所述下位线栓塞穿过所述漏极通孔并与所述上位线栓塞隔开。
6. 根据权利要求1所述的NAND快闪存储器件，其中所述至少一个 位线栓塞由选自包括钨、钛、钽、氮化钛、氮化钽、氮化钨以及多晶 硅的组的至少一种形成。
7. 根据权利要求1所述的NAND快闪存储器件，还包括漏极绝缘 层，其位于所述漏极通孔的内壁上并将所述至少一个位线栓塞与所述 上半导体层的侧壁隔离。
8. 根据权利要求1所述的NAND快闪存储器件，还包括位于所述上 半导体层上方并覆盖所述第二栅极结构的上刻蚀停止层。
9. 根据权利要求8所述的NAND快闪存储器件，还包括位于所述下 半导体层上方并覆盖所述第一栅极结构的下刻蚀停止层，其中所述上 刻蚀停止层比所述下刻蚀停止层厚。
10.根据权利要求2所述的NAND快闪存储器件，还包括 公共源极线，位于所述位线下面并平行于所述第一和第二栅极结构的所述接地选择线而延伸*，以及至少一个源极栓塞，电连接到所述公共源极线和所述各个下和上半导体层的第一和第二源区。
11.根据权利要求10所述的NAND快闪存储器，其中所述上半导体 层还包括位于所述下半导体层的第一源区上方的源极通孔，其中所述至少一个源极栓塞穿过所述源极通孔。
12. 根据权利要求11所述的NAND快闪存储器，其中所述上半导体 层的第二源区邻近所述源极通孔。
13. 根据权利要求12所述的NAND快闪存储器件，其中所述至少一 个源极栓塞包括上源极栓塞，其位于所述上半导体层上方并连接到所述源极通孔 附近的所述上半导体层的第二源区，其中所述上源极栓塞的宽度大于 所述源极通孔的宽度；以及下源极栓塞，从所述上源极栓塞延伸并穿过所述源极通孔，且连 接到所述下半导体层的所述第一源区。
14. 根据权利要求11所述的NAND快闪存储器，其中所述源极栓塞包括在所述公共源极线和所述上半导体层的第二源区之间延伸的上源 极栓塞；以及在所述公共源极线和所述下半导体层的第一源区之间延伸的下源 极栓塞，其中所述下源极栓塞穿过所述源极通孔并与所述上源极栓塞隔开。
15. 根据权利要求10所述的NAND快闪存储器，其中所述至少一个 源极栓塞由选自包括钨、钛、钽、氮化钛、氮化钽、氮化铒以及多晶 硅的组的至少一种形成。
16. 根据权利要求10所述的NAND快闪存储器件，还包括位于所述 源极通孔的内壁上并将所述至少一个源极栓塞与所述上半导体层的侧 壁隔离的源极绝缘层。
17. —种制造NAND快闪存储器件的方法，包括 在下半导体层中形成下源区和下漏区；在所述下半导体层上方形成上半导体层，所述上半导体层包括漏 极通孔、上源区和上漏区；以及形成延伸穿过所述漏极通孔并连接到所述上和下漏区的至少一个 位线栓塞。
18. 根据权利要求17所述的方法，其中所述上半导体层还包括源 极通孔，并且其中所述方法还包括形成延伸穿过所述源极通孔并连 接到所述上和下源区的至少一个源极栓塞。
19. 根据权利要求18所述的方法，其中所述上半导体层的形成包括通过使用所述下半导体层作为籽晶层来执行外延工艺，在所述下半导体层上形成外延硅层；平整所述外延硅层，以形成所述上半导体层；以及 图案化所述上半导体层，以形成穿透所述上半导体层的所述源极和漏极通孔，其中所述源极和漏极通孔分别被排列在所述下源区和漏区上方。
20. 根据权利要求18所述的方法，其中所述上半导体层的形成包括在包括所述下半导体层的结构上形成下层间绝缘层； 将晶片键合到所述下层间绝缘层； 刻蚀所述晶片，以形成半导体层；图案化所述半导体层，以形成所述上半导体层；以及 图案化所述上半导体层，以形成穿透所述上半导体层的源极通孔和漏极通孔，其中所述源极和漏极通孔分别被排列在所述下源区和漏区上方。
21. 根据权利要求18所述的方法，其中所述上半导体层的形成包括在包括所述下半导体层的结构上形成下层间绝缘层； 在所述下层间绝缘层上形成模制图案； 在包括所述模制图案的结构上淀积半导体层；以及 平整所述半导体层，直到所述模制图案被露出，以形成所述上半 导体层，其中所述模制图案被设置在所述源极和漏极通孔的位置。
22. 根据权利要求21所述的方法，还包括:在淀积所述半导体层之 后，晶化所述半导体层。
23. 根据权利要求17所述的方法，还包括在所述下半导体层上形成下栅极结构，其中所述下栅极结构包括 位于所述下漏区附近的串选择线、位于所述下源区附近的接地选择线、 以及位于所述串和接地选择线之间的多个字线；在所述上半导体层上形成上栅极结构，其中所述上栅极结构包括 位于所述上漏区附近的串选择线、位于所述上源区附近的接地选择线 以及位于所述串选择线和接地选择线之间的多个字线；以及形成跨越所述字线并连接到所述至少一个位线栓塞的位线。
24. 根据权利要求18所述的方法，还包括形成在所述下半导体层和所述上半导体层之间插入的下层间绝缘层；形成在所述上半导体层上布置的上层间绝缘层； 图案化所述上和下层间绝缘层，以形成露出所述下和上源区的源 极接触孔；以及图案化所述上和下层间绝缘层，以形成露出所述下和上漏区的位 线接触孔。
25. 根据权利要求24所述的方法，其中所述上层间绝缘层包括覆 盖所述上源区和所述上漏区的上刻蚀停止层，所述上刻蚀停止层形成到一厚度，该厚度足以防止在所述位线接 触孔和所述源极接触孔的至少一个的形成的期间所述上半导体层的刻 蚀损坏。
26. 根据权利要求25所述的方法，其中所述下绝缘层包括覆盖所 述下源区和所述下漏区的下刻蚀停止层，所述上刻蚀停止层被形成为 比所述下刻蚀停止层更厚。
27. 根据权利要求24所述的方法，还包括在形成所述至少一个源极栓塞之前，在所述源极通孔的侧壁上形 成源极绝缘层，其中所述源极绝缘层将所述至少一个源极栓塞与所述 源极通孔的侧壁隔离；以及在形成所述最少一个位线栓塞之前，在所述漏极通孔的侧壁上形 成漏极绝缘层，其中所述漏极绝缘层将所述至少一个位线栓塞与所述 漏极通孔的侧壁隔离。
28. 根据权利要求24所述的方法，其中使用双金属镶嵌工艺形成 所述源极接触孔和所述源极线结构。
全文摘要
一种NAND快闪存储器件，包括下半导体层和位于下半导体层上方的上半导体层，位于下半导体层中的第一漏区和第一源区，以及位于上半导体层中的第二漏区和第二源区。在该下半导体层上设置第一栅极结构，以及在该上半导体层上设置第二栅极结构。在该上半导体层上方设置位线，以及在该位线和第一漏区之间连接至少一个位线栓塞，其中该至少一个位线栓塞贯穿位于上半导体层中的漏极通孔。
文档编号H01L27/115GK101162721SQ200710180729
公开日2008年4月16日 申请日期2007年10月11日 优先权日2006年10月11日
发明者孙良锈, 张在焄, 张永哲, 罗暎燮, 赵源锡, 郑舜文 申请人:三星电子株式会社