浮栅的制作方法
【技术领域】
[0001] 本申请涉及半导体制造技术领域，具体而言，涉及一种浮栅的制作方法。
【背景技术】
[0002] IC制造工艺中，平坦化技术已成为与光刻和刻蚀同等重要且相互依赖的不可缺少 的关键技术之一，而化学机械抛光（CM巧工艺是目前最有效、最成熟的平坦化技术。进入 65nm节点之后，CMP工艺的重要性更加突出。W嵌入式闪存为例，嵌入式闪存集成了逻辑、 存储等模块，存储单元结构复杂，工艺制作步骤多、难度大，尤其是浮动栅多晶娃的制作，因 其质地软，研磨速度快，不易控制，再加上浮动栅多晶娃（Floating Gate poly)厚度及表面 形态对器件的电性参数及后续工艺影响较大，因此怎样得到一个稳定的、厚度均匀及表面 形态佳的浮动栅多晶娃显得至关重要。
[0003] 图1示出了现有嵌入式闪存的剖面结构示意图。在嵌入式闪存工艺开发过程中 发现，存储单元区I '与外围电路区II'内的有源区（AA) W及浅沟槽隔离（STI)分布差异 很大；存储单元区I '内的第一有源区102'与第一 STIior分布密集且图形相对规则，而 外围电路区II'内的有源区与浅沟槽隔离分布则相对分散且面积大小不一，其中第二有源 区201' W及第二STI202'的面积较大，第H有源区203'和第HSTI204'的面积较小。在 CMP研磨过程中，研磨速度较快的介质容易产生凹陷（dishing)，图形面积越大，凹陷越严 重；同样的图形，研磨时间越久，凹陷也越严重。送种凹陷的产生会带来很多后续工艺问题， 比如在STI (浅沟槽隔离）CMP之后，面积大的STI上会产生STI凹陷（dishing)，在多晶娃 沉积之后，STI中间凹陷区域上的多晶娃较STI边缘及其他区域多，在后续的浮栅（FG)CMP 过程难W将其研磨干净，因此在大面积的STI中间会留有多晶娃残余（polyresi化e)，形 成缺陷；如果要去除送些残余，则需要加长研磨时间。同时，在浮栅（FG)CMP过程中，由于 同样的原因外围电路区II'内面积较大的第二有源区202'表面上的多晶娃也会产生凹陷 (dishing),造成该第二有源区202'凹陷处的多晶娃厚度偏薄。在后续的多晶娃刻蚀过程 中，由于浮栅CMP凹陷导致的多晶娃厚度过小，多晶娃下面的栅氧很容易在刻蚀过程中被 消耗掉，从而失去阻挡作用而损伤下面的基底。如果要降低浮栅CMP过程中产生的凹陷，通 常需要降低研磨时间；而降低研磨时间，大面积STI上的多晶娃残留则很难去除。
[0004] 目前一般浮栅的CMP过程如图2所示，包括：首先，在图1所示的已经形成有存储 单元区I '和外围电路区II'的半导体基底100'上沉积多晶娃层103'，其中，存储单元区 I '内分布有第一 STIior和第一有源区102'，外围电路区II'内分布有面积较大的第二 STI201'和第二有源区202' W及面积较小的第H STI203'和第H有源区204'，形成具有图 3所示剖面结构的晶片；然后在图3所示的多晶娃层103'上沉积缓冲层104'，形成具有图 4所示剖面结构的晶片；接着对图4中的缓冲层104'和多晶娃层103'依次进行化学机械抛 光，至存储单元区内的第一 STIior和外围电路区内的第二STI201'和第HSTI203'的顶 面裸露，形成具有图5所示剖面结构的晶片，由图5可W看出，外围电路区II'的面积较大的 第二有源区202'处的多晶娃层103'存在较为明显的凹陷；为了防止在减薄存储单元区I ' 的多晶娃层103'和第一 STIior时造成外围电路区II'内的第二有源区202'的多晶娃被 消耗，现有技术一般在图5所示结构的上表面上设置光刻胶层105'，并对光刻胶层进行图 形化处理，进一步去除存储单元区r的光刻胶，形成具有图6所示剖面结构的晶片；在图6 所示的光刻胶层105'的保护下，对存储单元区I '的多晶娃层103'、第一 STIior进行回 亥IJ，形成具有图7所示剖面结构的晶片；随后，去除光刻胶层105'，形成具有图8所示剖面 结构的晶片。从图8中可W看出，现有浮栅CMP工艺很难同时消除大面积第二STI201'表 面上的多晶娃残留W及大面积的第二有源区202'上的浮栅凹陷。
【发明内容】
[0005] 本申请旨在提供一种浮栅的制作方法，W解决现有技术中浮栅制作过程中凹陷和 浅沟槽隔离结构表面上的多晶娃残余难W同时消除的问题。
[0006] 为了实现上述目的，根据本申请的一个方面，提供了一种浮栅的制作方法，该制作 方法包括；步骤SI,提供半导体基底，半导体基底具有存储单元区和外围电路区，存储单元 区具有第一 STI和第一有源区，外围电路区具有最小宽度> A的第二STI和第二有源区W 及最小宽度< A的第H STI和第H有源区；步骤S2,在半导体基底上沉积多晶娃，形成第一 多晶娃层；步骤S3,在位于第二有源区的第一多晶娃层上形成多晶娃保护层；步骤S4,在裸 露的第一多晶娃层表面上、多晶娃保护层表面上沉积多晶娃，形成第二多晶娃层；步骤S5， 对第二多晶娃层与第一多晶娃层进行CMP至第一 STI与第H STI裸露；步骤S6,对CMP后 的第一多晶娃层与多晶娃保护层进行回刻；W及步骤S7,去除多晶娃保护层。
[0007] 进一步地，上述步骤S3包括；步骤S31，在第一多晶娃层上沉积多晶娃预保护层； 步骤S32,在位于第二有源区的多晶娃预保护层上形成光刻胶掩膜；步骤S33,刻蚀去除裸 露的多晶娃预保护层；W及步骤S34,去除光刻胶掩膜。
[0008] 进一步地，上述多晶娃保护层的边缘距离第二有源区的边缘1~10皿。
[0009] 进一步地，上述CMP过程采用的抛光液对多晶娃保护层的材料与多晶娃的选择比 大于1:10。
[0010] 进一步地，上述CMP过程的抛光速度为2000~4000A,min.
[0011] 进一步地，上述多晶娃保护层为氮化娃层，抛光液为用于STI CMP的抛光液。
[0012] 进一步地，上述步骤S6的回刻过程采用干法刻蚀实施。
[0013] 进一步地，上述步骤S7的去除多晶娃保护层的过程采用湿法刻蚀实施。
[0014] 进一步地，上述第一多晶娃层的厚度为曰，相邻第一 STI之间的最小间距为b，且a > b/2〇
[0015] 进一步地，上述半导体基底表面W上的第一 STI高度为c，多晶娃保护层的厚度为 e,且a+e的总和为C的0. 8~1. 2倍。
[0016] 进一步地，上述第二多晶娃层的厚度为f，且a+f > C。
[0017] 进一步地，上述A为0. 3 y m。
[0018] 应用本申请的技术方案，在容易产生凹陷的第二有源区的第一多晶娃层上设置多 晶娃保护层后沉积第二多晶娃层，从而可W使第二有源区上的第一多晶娃层不被研磨，避 免了第二有源区上的多晶娃凹陷产生，同时研磨时间可W适当增加W去除外围电路区内大 面积的第二STI表面上的多晶娃残余；并且在CMP之后进行的多晶娃回刻，不仅能够去除多 晶娃保护层表面上的少量多晶娃残留，同时也能够去除残留在第二STI凹陷中的多晶娃。 从而避免了后续多晶娃刻蚀过程中因多晶娃凹陷所产生的基底损伤，同时也避免了因STI 凹陷所产生的多晶娃残余。
【附图说明】
[0019] 构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示 意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
[0020] 图1示出了现有技术的一种嵌入式闪存的半导体基底的剖面结构示意图；
[0021] 图2示出了现有技术中浮栅的制作方法流程图；
[0022] 图3至图8示出了执行图2所示制作方法的各步骤后的剖面结构示意图；
[0023] 图3示出了在图1所示半导体基底上沉积多晶娃层后的剖面结构示意图；
[0024] 图4示出了在图3所示的多晶娃层上沉积缓冲层后的剖面结构示意图；
[0025] 图5示出了对图4中的缓冲层和多晶娃层依次进行化学机械抛光后的剖面结构示 意图；
[0026] 图6示出了在图5所示结构的上表面上设置光刻胶层，并对光刻胶层进行图形化 处理后的剖面结构示意图；
[0027] 图7示出了在图6所示光刻胶层的保护下，对存储单元区的多晶娃层和第一 STI 进行回刻后的剖面结构示意图；
[0028] 图8示出了去除图7所示光刻胶层后的剖面结构示意图；
[0029] 图9示出了本申请一种优选实施方式提供的浮栅的制作方法的流程示意图；
[0030] 图10至图19示出了执行图9所示制作方法的各步骤后的剖面结构示意图；
[0031] 图10示出了上述制作方法所提供的半导体基底的剖面结构示意图；
[0032] 图11示出了在图10所示半导体基底上沉积多晶娃形成第一多晶娃层后的剖面结 构示意图；
[0033] 图12示出了在图11所示的第一多晶娃层上形成多晶娃预保护层后的剖面结构示 意图；
[0034] 图13示出了在图12所示的第二有源区