一种减小槽栅结构半浮栅器件漏电的方法
【技术领域】
[0001]本发明涉及半导体存储器技术领域，更具体地，涉及一种采用氧化方式减小槽栅(Trench Gate)结构半浮栅器件漏电的方法。
【背景技术】
[0002]存储器作为电子产品的基础核心芯片之一，广泛应用于包括手机、移动手持产品等的各类电子产品中。其中，半浮栅器件作为一种新型的存储器件，可以应用于不同的集成电路。
[0003]半浮栅存储器可以取代一部分的静态随机存储器(SRAM)。传统SRAM需用6个MOSFET晶体管才能构成一个存储单元，其集成度较低，占用面积大。而半浮栅晶体管则可以单个晶体管构成一个存储单元，其存储速度接近传统的由6个晶体管构成的SRAM存储单元。因此，由半浮栅晶体管构成的SRAM单元面积更小，密度相比传统SRAM大约可提高10倍。
[0004]半浮栅晶体管还可以应用于动态随机存储器(DRAM)领域。传统DRAM的基本单元由ITlC构成，也就是一个晶体管加一个电容的结构。由于其电容需要保持一定电荷量来有效地存储信息，因而无法像MOSFET那样可持续地缩小尺寸。业界通常通过挖“深槽”等手段制造特殊结构的电容来缩小其占用的面积，但随着存储密度的提升，电容加工的技术难度和成本大幅度提高。因此，业界一直在寻找可以用于制造DRAM的无电容器件技术。而由半浮栅晶体管构成的DRAM无需电容器便可实现传统DRAM的全部功能，不但可使得成本大幅降低，而且集成度更高、读写速度更快。
[0005]为了保证半导体存储器的性能，现有半浮栅晶体管构成的DRAM采用的是平面沟道结构，然而，具有平面沟道结构的DRAM需要较长的沟道长度，使得DRAM的单元面积较大，从而降低了芯片密度。
[0006]公开号CN 104103640 A的中国发明专利申请一种U形沟道的半导体器件及其制造方法提出了一种具有U形沟道的半浮栅器件，该U形沟道结构较之传统平面沟道结构的半浮栅器件，以浮栅来存储信息，并通过栅控p-n结二极管对浮栅进行充电或放电，可以降低半导体存储器的单元面积，提高芯片密度。
[0007]可是，上述发明专利申请中的半浮栅器件，虽然可通过U形沟道增大沟道长度，降低单元面积，提高芯片密度，但由于该结构在形成U形槽过程中，会造成在场氧化层侧壁残留硅，这会造成器件中的部分电流沿着侧壁之间残留下的硅的方向流动，从而导致器件在没有施加栅电极的情况下，在源区和漏区之间产生漏电现象。
【发明内容】
[0008]本发明的目的在于克服现有技术存在的上述缺陷，提供一种减小槽栅结构半浮栅器件漏电的方法，通过高温氧化方式，对在刻蚀形成凹槽过程中槽栅沟道区域内靠近场氧化层侧壁处残留的硅进行氧化处理，形成侧壁牺牲氧化层，使得电流沿着凹槽形沟道方向流动，从而减小了在源区和漏区之间产生漏电的现象。
[0009]为实现上述目的，本发明的技术方案如下:
[0010]一种减小槽栅结构半浮栅器件漏电的方法，包括以下步骤:
[0011]SOl:提供一半导体衬底，所述衬底为具有第一种掺杂类型的单晶硅、多晶硅或者绝缘体上的硅，在所述衬底中形成作为器件隔离的场氧化层、具有第二种掺杂类型的轻掺杂源区和漏区；
[0012]S02:通过光刻和刻蚀工艺，在源区和漏区之间形成凹槽，以形成凹槽形槽栅沟道区域；
[0013]S03:对在刻蚀形成凹槽过程中槽栅沟道区域内靠近场氧化层侧壁处残留的衬底硅进行高温氧化处理，以形成侧壁牺牲氧化层，并在高温氧化处理后，将槽栅沟道方向的凹槽底部区域内同时形成的牺牲氧化层去除；
[0014]S04:淀积第一绝缘层，并在位于漏区上方、靠近凹槽处的第一绝缘层形成浮栅开口区域；
[0015]S05:淀积具有第一种掺杂类型的第一导电层，至少将凹槽和浮栅开口区域填满，并通过光刻和刻蚀工艺形成半浮栅；
[0016]S06:淀积第二绝缘层、第二导电层，然后通过光刻和刻蚀工艺形成控制栅；
[0017]S07:淀积第三绝缘层，通过刻蚀工艺反刻形成控制栅的侧墙，然后进行第二种掺杂类型的离子注入，对控制栅和未被控制栅覆盖的衬底表面进行掺杂，以形成器件源区和漏区的掺杂分布。
[0018]优选地，步骤S03中，通过原位蒸汽产生工艺，对残留的硅进行高温氧化处理，以形成侧壁牺牲氧化层。
[0019]优选地，原位蒸汽产生工艺的温度为900?1100°C，时间为10?120s。
[0020]优选地，原位蒸汽产生工艺在I?1torr的压力下进行。
[0021]优选地，所述第一绝缘层或第二绝缘层由氧化硅、氮化硅、氮氧化硅或其他高介电常数绝缘材料形成。
[0022]优选地，所述第一绝缘层或第二绝缘层的厚度为20?80埃。
[0023]优选地，所述第三绝缘层由氧化硅或氮化硅形成。
[0024]优选地，所述第一导电层由第一种掺杂类型的多晶硅形成；所述第二导电层由第二种掺杂类型的多晶硅、金属或者合金形成。
[0025]优选地，所述第一种掺杂类型为N型或P型，所述第二种掺杂类型为P型或N型。
[0026]优选地，所述凹槽的深度大于轻掺杂源区和漏区的深度。
[0027]从上述技术方案可以看出，本发明通过高温氧化方式，对在刻蚀形成凹槽过程中槽栅沟道区域内靠近场氧化层侧壁处残留的硅进行氧化处理，形成具有绝缘效果的侧壁牺牲氧化层，避免了电流沿着侧壁之间残留下的硅的方向流动，使得电流可沿着器件凹槽形沟道方向流动，从而减小了在源区和漏区之间产生漏电的现象。本发明的方法可与现有工艺相集成，且成本可控。
【附图说明】
[0028]图1是本发明一种减小槽栅结构半浮栅器件漏电的方法的流程图；
[0029]图2?图10是根据图1的方法形成槽栅结构半浮栅器件的结构示意图；
[0030]图11是槽栅结构半浮栅的基本结构俯视图；
[0031]图12是图11中A-A方向的剖面图；
[0032]图13是图11中B-B方向的剖面图。
【具体实施方式】
[0033]下面结合附图，对本发明的【具体实施方式】作进一步的详细说明。
[0034]需要说明的是，在下述的【具体实施方式】中，在详述本发明的实施方式时，为了清楚地表示本发明的结构以便于说明，特对附图中的结构不依照一般比例绘图，并进行了局部放大、变形及简化处理，所示结构大小并不代表实际尺寸。同时，附图是本发明的理想化实施例的示意图，本发明所示的实施例不应该被认为仅限于图中所示区域的特定形状，而是包括所得到的形状，比如制造中引起的偏差等。例如，刻蚀所得到的曲线通常具有弯曲或者圆润的特点，但在本发明的实施例中，为了方便说明，均以矩形表示。因此，应避免以此作为对本发明的限定来加以理解。
[0035]首先，对槽栅结构半浮栅器件产生漏电现象的原因进行说明。先请参阅图10，其显示按照本发明减小槽栅结构半浮栅器件漏电的方法所形成的槽栅结构半浮栅器件沿着器件沟道长度方向的结构剖面图。如图10所示，半浮栅器件包括形成于半导体衬底101中的场氧化层102和与半导体衬底相反掺杂浓度的源区106、漏区107。半导体衬底101可以为单晶硅、多晶硅或者绝缘体上的硅。在半导体衬底101中还形成有凹槽形槽栅沟道区108。在衬底101、源区106、漏区107之上、并且覆盖整个凹槽形沟道区108形成有第一绝缘层111，第一绝缘层111在漏区上方、靠近凹槽顶部外侧部位形成有一个浮栅开口区域112。在第一绝缘层111和浮栅开口区域112形成有第一种掺杂类型的浮栅113，浮栅113靠近源区106 —侧至少全部位于凹槽内，靠近漏区107 —侧超出凹槽形区域并全部覆盖浮栅开口区域112。浮栅113中的掺杂杂质会通过浮栅开口区域112通过高温扩散至漏区107中，并形成第一种掺杂浓度的扩散区114，从而扩散区114与漏区107之间形成一个PN结二极管。覆盖在源区106、浮栅区113和PN结二极管结构形成有第二绝缘层115，在第二绝缘层115之上为控制栅116，控制栅116覆盖包围浮栅113。在控制栅116两侧还形成有栅极侧墙117。在源区106和漏区107内还分别形成了重掺杂源区118和重掺杂漏区119。
[0036]在理想状态下，图10所示的槽栅结构半浮栅器件中，电流将沿着凹槽形流动(如图中虚线箭头方向所指)。这样，在源区106和漏区107之间理论上就不会产生漏电现象。
[0037]请接着参阅图11?图13，图11是槽栅结构半浮栅基本结构的俯视图，其显示图10中在形成第一绝缘层111和浮栅开口区域112后的半浮栅113的基本结构；图12是图11中A-A方向的剖面图；图13是图11中B-B方向的剖面图。图中示意性地显示出已形成的场氧化层102、源区106、漏区107、第一绝缘层111、浮栅113以及浮栅开口区域112。从图12中可以看出，经过刻蚀后、在衬底101和场氧化层102之间形成凹槽形结构的过程中，在槽栅沟道区域内靠近两边场氧化层102侧壁处的凹槽形结构中始终都会残留下多余的硅109-1。残留下来的硅109-1会导致电流并不是按照图10中虚线箭头所示的沿着凹槽形沟道方向流动，而是如图13中虚线箭头所示的沿着场氧化层残留下的硅的方向流动。这样就会导致器件在没有施加栅电极的情况下，在源区106和漏区107之间产生漏电现象。
[0038]为了解决上述问题，本发明提出通过高温氧化方式，对在刻蚀形成凹槽过程中槽栅沟道区域内靠近场氧化层侧壁处残留的硅进行氧化处理，形成侧壁牺牲氧化层，使得电流能够沿着凹槽形沟道方向流动，从而减小在源区和漏区之间产生漏电的现象。
[0039]在以下本发明的【具体实施方式】中，请参阅图1，图1是本发明一种减小槽栅结构半浮栅器件漏电的方法的流程图。同时，请参阅图2?图10，图2?图10是根据图1的方法形成槽栅结构半浮栅器件的结构示意图。如图1所示，本发明的一种减小槽栅结构半浮栅器件漏电的方法，包括以下步骤:
[0040]如框I所示，SOl:提供一半导体衬底，所述衬底为具有第一种掺杂类型的单晶硅、多晶硅或者绝缘体上的硅，在所述衬底中形成作为器件隔离的场氧化层、具有第二种掺杂类型的轻掺杂源区和漏区。
[0041]请参阅图2。在具有第一种掺杂类型的半导体衬底101中通过浅槽隔离(STI)工艺形成作为器件隔离的场氧化层102。所述衬底101可以为单晶硅、多晶硅或者绝缘体上的娃。
[0042]请参阅图3。然后，通过离子注入工艺(如图示箭头所指)在衬底101中形成具有第二种掺杂类型的轻掺杂区103。
[0043]在上述掺杂类型中，所述第一种掺杂类型为N型，所述第二种掺杂类型即为P型；或者，所