专利名称：源漏自对准的mos器件及其制作方法
技术领域：
本发明涉及半导体集成电路制造技术领域，具体涉及一种源漏自对准的MOS器件及其制作方法。
背景技术：
III-V化合物半导体材料相对硅材料而言，具有高载流子迁移率、大的禁带宽度等优点，而且在热学、光学和电磁学等方面都有很好的特性。在硅基CMOS技术日益逼近它的物理极限后，III-V化合物半导体材料以其高电子迁移率特性有可能成为备选沟道材料，用来制作CMOS器件。然而，III-V族半导体器件与硅器件有着许多不同的物理与化学性质，适合于硅器件的MOS结构及制作流程不一定可以应用到III-V族半导体器件中。因此，需要在III-V族半导体上采用新的器件结构和新的制作流程，以充分发挥III-V族半导体材料的材料特性，提高MOS器件的直流特性与射频特性，以满足高性能III-V族半导体CMOS技术的要求。
发明内容
(一)要解决的技术问题有鉴于此，本发明的主要目的是提供一种源漏自对准的MOS器件及其制作方法， 以实现低的源漏电阻，同时可以控制栅源与栅漏的间距，提高III-V MOS器件的电流驱动能力，满足高性能III-V CMOS技术在数字和射频方面的应用需求。( 二 )技术方案为达到上述目的，本发明提供了一种源漏自对准的MOS器件，包括单晶衬底层 101 ；在该单晶衬底101上形成的III-V半导体层102 ；在该III-V半导体层102上形成的欧姆接触层103 ；在该欧姆接触层103上形成的低K介质层104 ；刻蚀该欧姆接触层103与该低K介质层104形成栅槽，在该栅槽中形成的由绝缘介质制作的侧墙结构105 ；在形成侧墙结构105的外延片上形成的高K栅介质层106 ；在栅槽区域的该高K栅介质层106之上形成的栅金属电极107 ；以及以该栅金属电极107为掩模刻蚀该高K栅介质层106和该低K 介质层104露出欧姆接触层103，在露出的该欧姆接触层103上形成的源漏金属电极108。为达到上述目的，本发明还提供了一种制作源漏自对准的MOS器件的方法，包括 步骤1 选择一单晶衬底层101 ；步骤2 在该单晶衬底101上形成III-V半导体层102 ；步骤3 在III-V半导体层102上形成欧姆接触层103 ；步骤4 在欧姆接触层103上形成低K 介质层104 ；步骤5 刻蚀欧姆接触层103与低K介质层104，形成栅槽；步骤6 在栅槽中形成由绝缘介质制作的侧墙结构105 ；步骤7 在形成侧墙结构105的外延片上形成高K栅介质层106 ；步骤8 在栅槽区域的高K栅介质层106之上形成栅金属电极107 ；步骤9 以栅金属电极107为掩模刻蚀该高K栅介质层106和低K介质层104，露出欧姆接触层103 ；步骤10 在露出的欧姆接触层103上形成源漏金属电极108。(三)有益效果
从上述技术方案可以看出，本发明具有以下有益效果本发明提供的这种源漏自对准的MOS器件及其制作方法，利用多层源漏金属层直接在III-V半导体层上形成低电阻欧姆接触，减小了源漏的寄生电阻；通过侧墙工艺实现栅源与栅漏结构的自对准，提高器件的一致性；通过采用低K介质材料分离栅金属以源漏金属，使得栅源、栅漏的寄生电容进一步降低，进而提高器件的射频性能。
图1是依照本发明实施例的源漏自对准的MOS器件的示意图；图2是依照本发明实施例制作源漏自对准的MOS器件的方法流程图；图3-1至图3-9是依照本发明实施例制作源漏自对准的MOS器件的工艺流程图。
具体实施例方式为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。本发明提供的源漏自对准的MOS器件，利用多层源漏金属层直接在III-V半导体层上形成低电阻欧姆接触，减小了源漏的寄生电阻；通过侧墙工艺实现栅源与栅漏结构的自对准，提高器件的一致性；通过采用低K介质材料分离栅金属以源漏金属，使得栅源、栅漏的寄生电容进一步降低，进而提高器件的射频性能。如图1所示，图1示出了依照本发明实施例的源漏自对准的MOS器件的示意图，该源漏自对准的MOS器件包括单晶衬底层101 ；在该单晶衬底101上形成的III-V半导体层 102 ；在III-V半导体层102上形成的欧姆接触层103 ；在欧姆接触层103上形成的低K介质层104 ；刻蚀欧姆接触层103与低K介质层104形成栅槽，在该栅槽中形成的由绝缘介质制作的侧墙结构105 ；在形成侧墙结构105的外延片上形成的高K栅介质层106 ；在栅槽区域的高K栅介质层106之上形成的栅金属电极107 ；以及以栅金属电极107为掩模刻蚀高 K栅介质层106和低K介质层104露出欧姆接触层103，在露出的欧姆接触层103上形成的源漏金属电极108。其中，所述单晶衬底101包括硅(Si)、锗(Ge)、砷化镓(GaAs)、磷化铟(MP)、氮化镓(GaN)、氮化铝(AlN)、碳化硅(SiC)或氧化铝(A12CX3)衬底。所述III-V半导体层102 采用III-V族半导体薄层材料，该III-V族半导体薄层材料包括由砷化镓(GaAs)、磷化铟 (InP)、锑化铟(InSb)、砷化铟(InAs)、锑化镓(GaSb)、氮化镓(GaN)和氮化铟QnN)构成的群组中的任一种化合物，以及该群组中多个化合物的多元合金；该III-V半导体层102包含一种III-V族半导体或者多种III-V族半导体的多元合金，或者包含由多种III-V族半导体以及合金薄层组合而成的复合沟道。所述欧姆接触层103采用直接沉积的金属、外延生长的窄禁带III-V半导体薄膜材料，或者低电阻的氮化物，该金属或氮化物可以在III-V半导体层102上直接形成欧姆接触，并且欧姆接触电阻小于5 Ω·，从而减小源漏寄生电阻。所述低K介质104，其可以是诸如SiNx、Si02等介质材料，介电常数K小于4，可以采用ALD或PECVD等方法直接沉积在欧姆接触层上，以分离栅金属电极107与欧姆接触层 103。
在栅槽中沉积共型的绝缘介质，即构成侧墙结构105的绝缘介质主要采用PECVD 生长SiNx,或者ALD沉积的低K介质，侧墙结构的厚度在10纳米到500纳米之间，形成方法采用干法刻蚀时刻蚀速率横纵比大的特点形成。所述高K栅介质层106，其主要特点是介电常数K大于20，远高于介电常数k = 3.9的SiO2，以保证该高K栅介质层106的等效氧化层厚度具有等比例缩小的能力，该高K 栅介质层106采用的材料包括氧化物、氮化物、氮氧化物、以及它们的任意混合、或者多层
任意组合。栅金属电极107与源漏金属电极108的间距由侧墙结构105的宽度与高K栅介质层106的厚度决定，该间距可由几纳米变化到几百纳米，不受光刻工艺的限制。栅金属电极 107的形状为T型结构，其材料结构包括功函数金属层与低电阻栅金属。基于图1所示的源漏自对准的MOS器件的示意图，图2示出了依照本发明实施例制作源漏自对准的MOS器件的方法流程图，该方法包括以下步骤步骤1 选择一单晶衬底层101 ；步骤2 在该单晶衬底101上形成III-V半导体层102 ；步骤3 在该III-V半导体层102上形成欧姆接触层103 ；步骤4 在该欧姆接触层103上形成低K介质层104 ；步骤5 刻蚀该欧姆接触层103与该低K介质层104，形成栅槽；步骤6 在该栅槽中形成由绝缘介质制作的侧墙结构105 ；步骤7 在形成该侧墙结构105的外延片上形成高K栅介质层106 ；步骤8 在栅槽区域的该高K栅介质层106之上形成栅金属电极107 ；步骤9 以该栅金属电极107为掩模刻蚀该高K栅介质层106和该低K介质层104， 露出欧姆接触层103 ；步骤10 在露出的该欧姆接触层103上形成源漏金属电极108。其中，步骤2中所述在该单晶衬底101上形成III-V半导体层102，是采用MOCVD 或者MBE等外延方法实现的。步骤3中所述在III-V半导体层102上形成欧姆接触层103， 是采用直接沉积金属、外延生长窄禁带III-V半导体薄膜材料或者低电阻氮化物的方法实现的。步骤4中所述在欧姆接触层103上形成低K介质层104，是采用PECVD或者ALD等低温沉积的方法实现的。步骤5中所述刻蚀欧姆接触层103与低K介质层104形成栅槽，是采用干法刻蚀实现的。步骤6中所述在栅槽中形成由绝缘介质制作的侧墙结构105的步骤中，构成侧墙结构105的绝缘介质是采用PECVD在栅槽中生长SiNx形成的，或者是采用ALD 在栅槽中沉积低K介质形成的。步骤7中所述在形成侧墙结构105的外延片上形成高K栅介质层106，是采用ALD沉积技术，或者溅射等方法实现的。步骤8中所述在栅槽区域的高 K栅介质层106之上形成栅金属电极107，是采用电子束蒸发、溅射、ALD，以及这三者相结合的方法实现的。步骤9中所述以栅金属电极107为掩模刻蚀该高K栅介质层106和低K介质层104，是采用ICP或者RIE干法刻蚀、湿法腐蚀，以及干法刻蚀与湿法腐蚀相结合的方法实现的。步骤10中所述在露出的欧姆接触层103上形成源漏金属电极108，是采用电子束蒸发和溅射，以及两种方法相结合的方法实现的。基于图1和图2所示的源漏自对准的MOS器件及其制作方法，图3-1至图3_9示出了依照本发明实施例的制作源漏自对准的MOS器件的工艺流程图，具体包括
如图3-1所示，选择一单晶硅衬底101，在该单晶衬底101上异质外延生长 InAlAsAnGaAs 半导体层 102 ；如图3-2所示，在InAlAsAnGaAs半导体层102上形成源漏金属Mo层103 ；如图3-3所示，在源漏金属Mo层103上沉积低K介质SW2薄膜104 ；如图3-4所示，使用光刻工艺定义栅槽，刻蚀低K介质SW2薄膜104和源漏金属 Mo层103，露出InAlAsAnGaAs半导体层102，形成栅槽；如图3-5所示，在栅槽中沉积PECVD SiNx介质，采用各向异性干法刻蚀形成SiNx 介质侧墙105 ；如图3-6所示，采用ALD技术在形成SiNx介质侧墙105的外延片上沉积高K栅介质 LaA103106 ；如图3-7所示，采用PVD方法在栅槽区域的高K栅介质LaAW3106之上沉积栅金属层 Α1107 ；如图3-8所示，以栅金属层 Α1107为掩模采用干法刻蚀方法对高K栅介质 LaA103106和低K介质SiO2薄膜104进行刻蚀，露出源漏金属Mo层103 ；如图3-9所示，在露出的源漏金属Mo层103上制作源漏金属电极108。以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
权利要求
1.一种源漏自对准的MOS器件，其特征在于，包括 单晶衬底层(101)；在该单晶衬底(101)上形成的III-V半导体层(102)； 在该III-V半导体层(102)上形成的欧姆接触层(103)； 在该欧姆接触层(10 上形成的低K介质层(104)；刻蚀该欧姆接触层(10 与该低K介质层(104)形成栅槽，在该栅槽中形成的由绝缘介质制作的侧墙结构(105)；在形成侧墙结构(105)的外延片上形成的高K栅介质层(106)； 在栅槽区域的该高K栅介质层(106)之上形成的栅金属电极(107)；以及以该栅金属电极(107)为掩模刻蚀该高K栅介质层(106)和该低K介质层(104)露出欧姆接触层(103)，在露出的该欧姆接触层(10 上形成的源漏金属电极(108)。
2.根据权利要求1所述的源漏自对准的MOS器件，其特征在于，所述单晶衬底(101) 为采用硅Si、锗Ge、砷化镓GaAs、磷化铟InP、氮化镓GaN、氮化铝A1N、碳化硅SiC或氧化铝 Al2O3材料的衬底。
3.根据权利要求1所述的源漏自对准的MOS器件，其特征在于，所述III-V半导体层 (102)采用III-V族半导体薄层材料，该III-V族半导体薄层材料包括由砷化镓GaAs、磷化铟hP、锑化铟hSb、砷化铟InAs、锑化镓feiSb、氮化镓GaN和氮化铟hN构成的群组中的任一种化合物，以及该群组中多个化合物的多元合金。
4.根据权利要求3所述的源漏自对准的MOS器件，其特征在于，所述III-V半导体层(10 包含一种III-V族半导体或者多种III-V族半导体的多元合金，或者包含由多种 III-V族半导体以及合金薄层组合而成的复合沟道。
5.根据权利要求1所述的源漏自对准的MOS器件，其特征在于，所述欧姆接触层(103) 采用直接沉积的金属，或采用外延生长的窄禁带III-V半导体薄膜材料，或采用外延生长的低电阻的氮化物，该低电阻的氮化物的欧姆接触电阻小于5 Ω 。
6.根据权利要求1所述的源漏自对准的MOS器件，其特征在于，所述低K介质(104)是 SiO2或者SiNx，是直接沉积在欧姆接触层(10 上的绝缘层，以分离栅金属电极(107)与欧姆接触层(103)。
7.根据权利要求1所述的源漏自对准的MOS器件，其特征在于，所述构成侧墙结构 (105)的绝缘介质是采用PECVD生长的SiNx,或者采用ALD沉积的低K介质，所述侧墙结构(105)的厚度在10纳米到500纳米之间，所述刻蚀欧姆接触层(103)与低K介质层(104) 形成栅槽采用干法刻蚀。
8.根据权利要求1所述的源漏自对准的MOS器件，其特征在于，所述高K栅介质层(106)的介电常数k大于20，高于介电常数k= 3. 9的SiO2,以保证该高K栅介质层106的等效氧化层厚度具有等比例缩小的能力，该高K栅介质层(106)采用的材料包括氧化物、氮化物或氮氧化物，以及氧化物、氮化物或氮氧化物的任意混合，或者氧化物、氮化物或氮氧化物的多层任意组合。
9.根据权利要求1所述的源漏自对准的MOS器件，其特征在于，所述栅金属电极(107) 的形状为T型结构，其材料为功函数金属层或低电阻栅金属。
10.根据权利要求1所述的源漏自对准的MOS器件，其特征在于，所述栅金属电极(107)与源漏金属电极(108)的间距由侧墙结构(105)的宽度与高K栅介质层(106)的厚度决定。
11.一种制作源漏自对准的MOS器件的方法，以制作权利要求1至10中任一项所述的源漏自对准的MOS器件，包括步骤1 选择一单晶衬底层(101)；步骤2 在该单晶衬底(101)上形成III-V半导体层(102)； 步骤3:在III-V半导体层(102)上形成欧姆接触层(103)； 步骤4:在欧姆接触层(103)上形成低K介质层(104)； 步骤5 刻蚀欧姆接触层(10 与低K介质层(104)，形成栅槽； 步骤6:在栅槽中形成由绝缘介质制作的侧墙结构(105)； 步骤7:在形成侧墙结构(105)的外延片上形成高K栅介质层(106)； 步骤8 在栅槽区域的高K栅介质层(106)之上形成栅金属电极(107)； 步骤9:以栅金属电极(107)为掩模刻蚀该高K栅介质层(106)和低K介质层(104)， 露出欧姆接触层(103)；步骤10 在露出的欧姆接触层(10 上形成源漏金属电极(108)。
12.根据权利要求11所述的制作源漏自对准的MOS器件的方法，其特征在于，所述在该单晶衬底(101)上形成III-V半导体层(102)，是采用MBE或MOCVD方法实现的。
13.根据权利要求11所述的制作源漏自对准的MOS器件的方法，其特征在于，所述在 In-V半导体层(10幻上形成欧姆接触层(103)，是采用直接沉积金属、外延生长窄禁带 In-V半导体薄膜材料或者低电阻氮化物的方法实现的。
14.根据权利要求11所述的制作源漏自对准的MOS器件的方法，其特征在于，所述在欧姆接触层(10 上形成低K介质层(104)，是采用PECVD或者ALD方法实现的。
15.根据权利要求11所述的制作源漏自对准的MOS器件的方法，其特征在于，所述刻蚀欧姆接触层(10 与低K介质层(104)形成栅槽，是采用干法刻蚀、湿法腐蚀，或干法刻蚀与湿法腐蚀两者结合的方法实现的。
16.根据权利要求11所述的制作源漏自对准的MOS器件的方法，其特征在于，所述在栅槽中形成由绝缘介质制作的侧墙结构(105)的步骤中，构成侧墙结构(105)的绝缘介质是采用PECVD在栅槽中生长SiNx形成的，或者是采用ALD在栅槽中沉积低K介质形成的。
17.根据权利要求11所述的制作源漏自对准的MOS器件的方法，其特征在于，所述在形成侧墙结构(10 的外延片上形成高K栅介质层(106)，是采用ALD沉积系统，或者溅射方法，或者这两种方法相结合的方法来实现的。
18.根据权利要求11所述的制作源漏自对准的MOS器件的方法，其特征在于，所述在栅槽区域的高K栅介质层(106)之上形成栅金属电极(107)，是采用电子束蒸发、溅射、ALD 沉积方法单独形成，或者是以上三种方法相结合的方法实现的。
19.根据权利要求11所述的制作源漏自对准的MOS器件的方法，其特征在于，所述以栅金属电极(107)为掩模刻蚀该高K栅介质层(106)和低K介质层(104)，是采用干法刻蚀 ICP、RIE的方法，或者是湿法腐蚀方法，或是干法刻蚀与湿法腐蚀这两者相结合的方法实现的。
20.根据权利要求11所述的制作源漏自对准的MOS器件的方法，其特征在于，所述在露出的欧姆接触层(10 上形成源漏金属电极(108)，是采用电子束蒸发或溅射的方法实现的。
全文摘要
本发明公开了一种源漏自对准的MOS器件及其制作方法，该源漏自对准的MOS器件包括单晶衬底层；在该单晶衬底上形成的III-V半导体层；在该III-V半导体层上形成的欧姆接触层；在该欧姆接触层上形成的低K介质层；刻蚀该欧姆接触层与该低K介质层形成栅槽，在该栅槽中形成的由绝缘介质制作的侧墙结构；在形成侧墙结构的外延片上形成的高K栅介质层；在栅槽区域的该高K栅介质层之上形成的栅金属电极；以及以该栅金属电极为掩模刻蚀该高K栅介质层和该低K介质层露出欧姆接触层，在露出的该欧姆接触层上形成的源漏金属电极。本发明减小了源漏的寄生电阻，提高了器件的一致性，提高了器件的射频性能。
文档编号H01L21/336GK102569399SQ20111038681
公开日2012年7月11日 申请日期2011年11月29日 优先权日2011年11月29日
发明者刘洪刚, 卢力, 孙兵, 常虎东, 王虹, 薛百清 申请人:中国科学院微电子研究所