具有台阶型源/漏区的器件的制作方法

专利名称：具有台阶型源/漏区的器件的制作方法
具有台阶型源/漏区的器件背景技术集成电路在硅晶片和其它半导体晶片中/上制造。这样的集成电路包含数以百万计的金属氧化物半导体(MOS)场效应晶体管。这 样的MOS晶体管可包括p-沟道MOS (PMOS)晶体管以及n-沟道 MOS (NMOS)晶体管，这取决于它们掺杂物导电类型。晶片可通过从液态硅浴拉制硅棒料来获得。棒料可由单晶 (single-crystal)硅产生，并随后锯割成单独的晶片。然后可在各晶 片上淀积硅层。因为晶片可由单晶硅制成，所以淀积条件可控制成 可使硅淀积层在晶片上"外延地"生长。"外延"指一种晶片上淀积硅 层的方式，该硅层的晶格具有与晶片的单晶硅晶格结构相同的晶格。 该硅层还可为与晶片的单晶硅基本相同的材料，使得该硅层的晶格 也具有与晶片的单晶硅的晶格间距基本相同的间距。接着，在该硅层上形成栅介质层、栅电极和隔层。还将离子注 入该硅层，在栅电极的两端形成源区和漏区。电压可^支加到源区和 漏区上。当对栅电极施加电压时，电流通过栅介质层下的沟道从源 区流到漏区。已经发现对沟道施加应变可提高晶体管的功能。施加这样的应 变的一种方法是淀积具有不同于晶片上的单晶硅的晶格间距的材 料。根据晶格间距的不同，可导致沟道中的拉伸应变或压缩应变。


图la是说明具有台阶源/漏区的一般晶体管的横截面侧视图。 图lb是说明晶体管的沟道中的拉伸应变的横截面侧视图。
图1C是说明晶体管的沟道中的压缩应变的对黄截面侧视图。 图2是更详细说明具有台阶源/漏区的一般晶体管的一部分的横 截面侧视图。图3是表示根据本发明一实施例的晶体管如何制作的流程图。 图4a到4g是说明根据图3的流程图所示的过程制作晶体管的各阶段的横截面侧视图。图5是表示根据本发明另一实施例的晶体管如何制作的流程图。 图6a到6f是说明根据图5的流程图所示的过程制作晶体管的各阶段的横截面侧视图。图7是表示根据本发明再一实施例的晶体管如何制作的流程图。 图8a到8f是说明根据图7的流程图所示的过程制作晶体管的各阶段的横截面侧视图。图9是说明可包含晶体管的集成电路的示意图。 图10是"i兌明才艮据本发明一实施例的系统的框图。
具体实施方式
在各实施例中，描述了有关衬底形成的装置和方法。在如下描 述中，将说明各实施例。但是，相关领域技术人员会认识到，各实 施例可在没有特定细节中的一种或多种的条件下实施，或者用其它 方法、材料或部件来实施。在另一些实例中，没有详细示出或描述 公知的结构、材料或操作，以避免使本发明的不同实施例的形态变 得不清晰。同样，为了解释目的，说明了特定的数量、材料和结构 以提供对本发明的充分理解。然而，本发明可在没有这些特定细节 的条件下实施。此外，要理解，图中示出的各实施例是解释性表现 而不一定按比例绘制。整个说明书中提到的"一个实施例"或"一实施例"意味着结 合改实施例描述的特征、结构、材料或特性包含在本发明的至少一 个实施例中。因此，整个说明书中各个位置出现的短语"在一个实
施例中"或"在一实施例中"不一定指本发明的同一个实施例。此 外，特定特征、结构、材料或特性可按任何适合的方式结合到一个 或多个实施例中。在另一些实施例中，可包括各种另外的层和/结构 和/或省略描述过的特征。各个操作将作为多个不连续的操作以最有助于理解本发明的方 式依次描述。但是，描述的顺序不应解释成暗示这些操作一定是顺 序依赖的。具体地说，这些操作不一定以所描述的顺序进行。所描 述的操作可按不同于所描述的实施例的顺序进行。在另 一些实施例 中，可进行各种另外的操作和/或省略描述过的操作。图la是说明根据本发明一实施例具有台阶源/漏区108、 110的 一般晶体管100的横截面侧视图。下面描述主要针对形成PMOS晶 体管100的实施例。但是，本领域技术人员会理解到，NMOS100晶 体管按类似的方式制造，只是要进行一些改变。例如，PMOS晶体 管100的掺杂导电类型、晶格间距和源/漏区108、 110的成分可被改 变以形成NMOS晶体管100。晶体管100可包含村底102。衬底102可包含一块材料，例如一 块硅或其它材料。衬底102可以是一种物理结构；通过各种处理而 转换到或加到所要求的微电子配置的基本工件的层；或者另 一或另 一些材料。村底102可包含导电材料、绝缘材料、半导体材料和其 它材料或材料组合。在一些实施例中，村底102可以是多层结构并 可包含有源和/或无源器件。作为可选的方案，村底102可包含没有 附加器件或结构的基本均质的材料。在一实施例中，衬底102可包含单晶晶片层和可在单晶晶片村 底上外延形成的外延硅层。因为这样的硅层可外延形成，所以它可 依从晶片衬底的单晶结构。从而村底102的上表面处硅层的硅也可 以是单晶的。硅层可包含n-型掺杂物，可通过注入磷和砷离子以产 生具有约5.0x 1018/cm3的n-型掺杂物浓度的n-阱来形成。(从而产 生N+膜。)在另一些实施例中也可采用其它掺杂物和掺杂浓度。图 la只示出衬底102顶端处的外延硅层，没有示出衬底102的非-外延 层部分。衬底102中可有多个场隔离区122。场隔离区122可将不同导电 类型的阱隔离，并隔离邻近的晶体管。场隔离区122可以是例如浅 沟槽隔离(STI)区122并可通过在村底102中蚀刻一沟槽然后用淀 积氧化物填充该沟槽来形成。栅区104可设在衬底102的上表面112上。栅区104可包含栅 介质层，它可以例如是一层氧4匕氮层。栅区104还可包含栅介质层 上的栅电极。通过等厚淀积多晶硅并利用已知的光刻工艺将多晶硅 图案化成栅电极。栅介质层和4册电极也可包含其它材料并用其它方 法形成。在栅区104的边上可存在纟册隔层106。可存在邻近栅隔层106并 远离栅区104延伸的第一和第二台阶源/漏区108、 110。这些台阶源/ 漏区108、 110可在村底102的台阶凹槽内。台阶源/漏区108、 110 可在凹槽中外延形成。台阶源/漏区108、 110可包含硅、锗和硼，但 在另 一些实施例中它们可包含其它材料。在一实施例中，源/漏区108、 110的硅和锗形成具有晶格的合金， 该晶格具有与衬底102的外延硅的晶格结构相同的结构。但是，硅 和锗的合金的晶格，具有比衬底102的外延珪的晶格间距大的间距， 至少在松弛状态是这样。因为合金的晶格具有与衬底102相同的结 构，所以台阶源/漏区108、 110在衬底102上外延形成。但是，合金 的晶格间距较大时，会使台阶源/漏区108、 110在台阶源/漏区108、 110之间的沟道114中产生压应力(及应变)。锗可按约15原子百 分比出现在硅和锗的结合中，但在另 一些实施例中可使用其它浓度。 專交大的硼浓度也可包含在台阶源/漏区108、 110中。在一实施例中， 硼浓度可以是约3xl0，cm3，《旦在另一些实施例中可使用其它浓度。 (台阶源/漏区108、 110从而可被掺杂成P+。)较大的硼浓度可产 生约0.9mOhm-cm的较低电阻，但在另一些实施例中，硼或其它掺 杂物的浓度可产生不同的电阻。导电p-掺杂膜还可在栅电极表面上淀积并形成4册区104的一部分。台阶源/漏区108、 110各可包括较浅的第一台阶116和较深的第 二台阶118。台阶源/漏区108、 110的第一台阶116之间的距离可小 于第二台阶118之间的距离。在一实施例中，与深的非台阶源/漏区 的情形相比，较深的第二台阶118可在沟道114内提供所要求量的 应变，而相隔较近的较浅第一台阶116可在不产生大量电流泄漏的 条件下提供所要求的短沟道效应(SCE)。在这样的无台阶器件中， 为提供所要求的应变，源/漏区形成于其中的凹槽互相之间可能太深 或太近，而导致较差的SCE和^^多的电流泄漏。另一些实施例可作 为源漏区108、 110的一部分而包含多于两个台阶。在一些实施例中，台阶源/漏区108、 110的底120可低于场隔离 区122的顶124。所进行的蚀刻和/或清除过程可导致场隔离区122 的上表面124低于衬底102的上表面112。通过提供足够深的台阶源 /漏区108、 110,它们的底120 #^于场隔离区122的顶124，可防止 加在晶体管100和村底102材料上的后续层之间的"l妄触。还可防止 不希望有的源于这样的直接接触的效应(例如镍尖峰缺陷(spike defects)，它可能在含镍的层直接与硅衬底102接触时发生)。在台 阶源/漏区108、 110的底120低于场隔离区122的顶124的实施例中， 台阶源/漏区108、 IIO和场隔离区122之间的重叠可防止这样的直接 接触，从而防止这样的镍尖峰缺陷或其它问题。因此，第二台阶118 的深度还可提供提供沟道114中所要求的应变之外的附加好处。在 另一些实施例中，台阶源/漏区108、 110的底120可超出或与场隔离 区122的顶124在同一高度上。图lb是说明晶体管100的沟道114中的拉伸应变130的^f黄截面 侧视图，类似于前面参照图la所描述的。拉伸应变130可由台阶源/ 漏区108、 110所包含的材料和衬底102所包含的材料之间的晶格间 距的不同而产生。可选择这样的材料来产生所要求的应变130。在一 实施例中，源/漏区108、 110可包含硅和碳。拉伸应变130可以是例 如当形成NMOS晶体管100时所要求的。图lc是il明晶体管100的沟道114中的压缩应变140的^f黄截面 侧视图，类似于前面参照图la所描述的。压缩应变140可由台阶源/ 漏区108、 110所包含的材料和衬底102所包含的材料之间的晶格间 距的不同而产生。可选择这样的材料来产生所要求的应变140。在一 实施例中，源/漏区108、 IIO可包含硅和锗。压缩应变140可以是例 如当形成PMOS晶体管100时所要求的。图2是更详细说明本发明一实施例的具有台阶源/漏区108、 110 的一般晶体管100的一部分的的横截面侧视图。栅区104可具有宽 度202。该宽度202在各实施例可以不同。在一实施例中，栅区104 可具有约40nm到约60nm之间的宽度202,而在另 一些实施例中， 宽度202可更大或更小。在台阶源/漏区108、 110的第一台阶116之 间可存在最小距离204。在一实施例中，距离204可约等于或小于栅 区104的宽度202。在另一实施例中，距离204可大约在栅区104的 宽度202和栅区104的一半宽度202之间。另 一些实施例中的距离204 可相对于栅区104的宽度202有不同的比率。晶体管100还可具有台阶源/漏区108、 110的第二台阶118之间 的最小距离206。第二台阶118之间的最小距离206可大于第一台阶 116之间的最小距离204。在一实施例中，距离206可在约2倍的栅 区104宽度202和约1.5倍的栅区104宽度202之间。在一实施例中， 距离206可在约1.5倍的栅区104宽度202和约1倍的栅区104的宽 度202之间。另一些实施例中的距离206可相对于栅区104的宽度202 有不同的比率。台阶源/漏区108、110的第一台阶116可在衬底102的上表面112 之下具有第一深度208。第一深度208可在比率上与栅极宽度202相 关。在一实施例中，第一深度208可在栅区104的宽度202的约四 分之一和栅区104的宽度202的约四分之三之间。在另一些实施例
中，在栅区104的宽度202和第一台阶116的第一深度208之间可 存在不同的关系。台阶源/漏区108、 110的第二台阶118可具有在衬底102的上表 面112之下的第二深度210。第二深度210可与栅极宽度202具有比 率关系。在一实施例中，第二深度210可在约三倍的栅区104宽度202 和约6倍的栅区104宽度202之间。在另一些实施例中，在栅区104 的宽度202和第二台阶118的第二深度210之间可存在不同的关系。 可选择第二台阶118的第二深度210，以在沟道114中产生所要求的 应变。如前面参照图la所描述的，在栅区104的侧壁212上可有第一 隔层106。这些隔层106可覆盖栅区104的边并覆盖衬底102的表面 的部分和/或台阶源/漏区108、 110的表面的部分。在一些实施例中， 还可有第二隔层214。第二隔层214可在第一隔层106上，使得第一 隔层106在第二隔层214和栅区104之间，第二隔层214可覆盖衬 底102的部分和/或台阶源/漏区108、 110的表面的部分，它们与栅 区104的距离大于笫一隔层106所覆盖的部分与栅区104的距离。 在一些实施例中，隔层106、 214可包含氧化硅、氮化硅或氮氧化硅 中的一种或多种，但也可使用其它材料。第一隔层106可包含与第 二隔层214相同的材料，或可包含与第二隔层214不同的材料。图3是表示本发明一实施例的晶体管100如何制作的流程图 300。图4a到4g是说明根据图3的流程图300所示的过程制作晶体 管100中的各阶段的横截面侧视图。参照图3，第一和第二隔层106、 214可在衬底102上以及在栅 区104的侧壁上形成302。图4a是说明在衬底102上形成302第一 和第二隔层106、 214的^t截面侧;阮图。第一和笫二隔层106、 214 的形成302可通过任何合适的工艺来完成。图4b是说明村底102的掺杂区402的横截面侧视图，包括在一 些实施例中可任选地形成的村底102的摻杂尖端结区404。这样的掺
杂区402和掺杂尖端结区404可在第一和第二隔层106、 214形成之 前和/或期间形成。例如，在一实施例中，在形成笫一隔层106之前， 可将掺杂物(例如硼或其它离子)注入村底102外露的上表面，以 形成约为掺杂尖端结区404深度的浅摻杂区。然后可形成第一隔层 106。在形成第一隔层106之后，可再将掺杂物离子注入到衬底102 外露的上表面，以形成衬底102的较深掺杂区402。然后可进行热处 理，以将掺杂区402、 404退火并通过扩散使区402、 404进一步延 伸到衬底102中。然后可形成第二隔层214。为简明起见，其他图多 数未示出或讨论掺杂区402、 404。虽然没有针对每个实施例进行讨 论，但是这样的掺杂区402、 404可在本文描述的本发明的另一些实 施例中形成。然而，实施例可能没有掺杂区402、 404。在再一些实 施例中，可只对较浅尖端结区进行掺杂，而不对较深掺杂区402进 行掺杂。再看图3，形成304第一底割(undercut)源/漏区凹槽。图4c 是说明第一底割源/漏区凹槽410的横截面侧视图。第一底割源/漏区 凹槽410可通过适合的蚀刻加工来形成。第一底割源/漏区凹槽410 可形成到所要求的第二台阶118的深度210。可选择该深度210,以 提供沟道114中所要求的应变和/或在一些实施例中提供源/漏区108、 110和场隔离区122之间的重叠。第二隔层214可在某种程度上保护 下部村底102免于蚀刻加工。但是，蚀刻加工可底割隔层214,从而 第二台阶118之间的最小距离206可小于第二隔层214的外边缘之 间的距离。第二隔层214可防止第一底割源/漏区凹槽410彼此太接 近而因此产生过多的泄漏电流。在一实施例中，第一底割源/漏区凹 槽410的底割可延伸经过第二隔层214的边界。在另一实施例中， 产生第一底割源/漏区凹槽410的蚀刻可以是各向异性的，从而可避 免底割第二隔层214;第一底割源/漏区凹槽410实际上可不底割隔 层106、 214,而是只沿着第二隔层214的边界向下延伸到村底102 中，从而可保护被第二隔层214覆盖的衬底102材料免于被蚀刻。 再参照图3,去除306第二隔层214。图4d是说明在去除306 第二隔层214之后的晶体管100的横截面侧视图。在一实施例中， 通过形成410第一底割源/漏区凹槽，留下的衬底102表面可超出第 一隔层106,但在另一些实施例中可能不超出第一隔层106。再看图3，形成308第二底割源/漏区凹槽。图4e是说明第二底 割源/漏区凹槽412的横截面侧;f见图。第二底割源/漏区凹槽412可通 过任何适合的蚀刻加工来形成。第二底割源/漏区凹槽412可形成到 第一台阶116所要求的深度208。在一些实施例中，可选择该深度 208,以在没有过多电流泄漏的条件下提供沟道114中所要求的短沟 道效应。第一隔层106可在某种程度上保护村底102下部免于被蚀 刻加工。但是，蚀刻加工可底割第一隔层106,从而第一台阶116之 间的最小距离204可小于第一隔层106的外边缘之间的距离，以及 可小于栅区104的宽度202。在一实施例中，第二底割源/漏区凹槽412 的底割可延伸经过第一隔层106的边界。在另一实施例中，产生第 二底割源/漏区凹槽412的蚀刻可以是各向异性的，从而避免底割第 一隔层106;笫二底割源/漏区凹槽412可只沿着第一隔层106的边 界向下延伸到村底102中，从而保护被第一隔层106覆盖的衬底102 材料免于被蚀刻。因此，通过产生包含第一凹槽和第二凹槽410、 412这二者的台 阶源漏凹槽，本发明的一些实施例考虑到深源/漏区108、 110,它们 将提供所要求的应变和/或与场隔离区122重叠，并提供源/漏区108、 110的小间隔浅台阶116，从而产生有益的短沟道效应。在一些实施 例中，通过保持深凹槽410之间较大的距离206,使得只有浅凹槽412 以小距离204互相4妄近地延伸，可避免深凹槽互相4妄近地延伸导致 的过多电流泄漏。再参照图3,形成310第一和第二台阶源/漏区108、 110。图4f 是说明本发明一实施例的笫一和笫二台阶源/漏区108、 110的横截面 侧视图。作为共形地形成以填充台阶凹槽410、 412的结果，形成第 一和第二台阶源/漏区108、 110的台阶。第一和第二台阶源/漏区108、 110可具有在衬底102的上表面112之上延伸的上表面。在另一些实 施例中，台阶源/漏区108、 110可具有低于或与衬底102的上表面112 等高的上表面。第一和第二台阶源/漏区108、 110可在凹槽410、 412中外延形 成，但也可使用其它方法来形成310台阶源/漏区108、 110。在一实 施例中，第一和第二台阶源/漏区108、 110包含硅、锗和硼，不过在 另一些实施例中，第一和第二台阶源/漏区108、 110可包含其它材料。 在一实施例中，第一和第二台阶源/漏区108、 110可在化学气相淀积 室中以下列加工条件来形成20sccm的二氯硅烷，1%浓度的70sccm 的乙硼烷，以及50sccm的锗烷，在74(TC的温度上，但也可使用其 它加工条件。在一实施例中，硅和锗可形成其晶格结构与村底102的外延硅 的晶格结构相同的合金。但是，台阶源/漏区108、 110中的硅锗合金 的晶格间距大于村底102的外延硅的晶格间距，至少在松弛状态下 是如此。因为台阶源/漏区108、 110中的合金晶格与衬底102中的合 金晶格结构相同，所以台阶源/漏区108、 110可在衬底102上外延形 成。但是，因为合金的晶格间距较大，所以台阶源/漏区108、 110在 沟道114中产生压应力。在一实施例中，硅和锗的结合中锗的含量 约为15原子百分比，但在另一些实施例中，它可具有不同的含量。 台阶源/漏区108、 110中还可包含较大的硼浓度。(从而在该实施例 中，台阶源/漏区108、 110 ^皮掺杂成P+。)在一实施例中，硼浓度 可以是约3xl027cm3。在另一实施例中，硼或另一掺杂物的浓度可以 是约0.5 x l02Q/cm3或更高，但在其他实施例中，可包含不同的掺杂 物量。在一实施例中，较大的硼浓度可产生约0.9mOhm-cm的较低 电阻。在另一些实施例中，例如当制造NMOS晶体管100时，可使 用硅和锗之外的材料，这些材料具有不同的晶格间距以在沟道114 中产生不同的应变。例如，硅和爿碳可代替硅和锗使用。
图4g是说明其中如参照图4b所描述的形成任选掺杂区402、 404 的一实施例的横截面侧视图。在该实施例中，可形成凹槽410、 412, 不去除衬底102的掺杂区402、 404的全部。更确切地说，在形成凹 槽410、 412之后，可留下掺杂区402、 404的部分。这可产生邻近 凹槽410、 412和台阶源/漏区108、 110的剩余摻杂区414的薄层。 该实施例是任选的，而在一些实施例中可能没有这样的掺杂区402、 404，这样在一些实施例中，就可能没有剩余掺杂区414。下面描述 的其余实施例将不包含对这样的掺杂区402、 404、 414的描述，但 本领域技术人员可将下面描述的其余实施例修改成包括这样的掺杂 区402、 404、 414。在另一些其中只掺杂尖端结区而不掺杂较深区402 的实施例中，在台阶源/漏区108、 110的内部可能只有摻杂尖端结区； 剩余掺杂区可不在第一台阶412之下延伸和/或不沿着第二台阶410 的周边延伸。图5是表示本发明另一实施例的晶体管100如何制作的流程图 500。图6a到6f是说明根据图5的流程图500所示的过程制作晶体 管100中的各阶段的横截面侧4见图。参照图5,在衬底102上形成502第一和第二隔层106、 214。 图6a是说明在衬底102上和在4册区104的侧壁上形成502的笫一和 第二隔层106、 214的横截面侧-脱图。第一和第二隔层106、 214的 形成502可通过任何合适的工艺来完成。再看图5，形成504第一底割源/漏区凹槽。图6b是说明第一底 割源/漏区凹槽610的横截面侧视图。第一底割源/漏区凹槽610可类 似于前面参照图3和图4描述的第一底割源/漏区凹槽410，并可按 类似的方式形成。再看图5，形成506第一源/漏层。图6c是说明根据本发明一实 施例在第一底割源/漏区凹槽610中形成的第一源/漏层611横截面側 视图。第一源/漏层611可形成第一和第二台阶源/漏区108、 110的 第二台阶118。第一源/漏层611可按类似的方式形成，并可包含与
形成如前面参照图3和图4描述的第一和第二台阶源/漏区108、 110 的单层类似的材料。再看图5，去除508笫二隔层214。图6d是说明在去除了 508 第二隔层214之后的晶体管100的横截面侧视图。在一实施例中， 通过形成第一底割源/漏区凹槽610留下的衬底102表面可超出第一 隔层106,但在另一些实施例中可不超出第一隔层106。在去除第二 隔层214之后，可暴露原来^f皮第二隔层214覆盖的第一源/漏层611 的表面的一些部分。再看图5,形成510第二底割源/漏区凹槽。图6e是说明第二底 割源/漏区凹槽612的横截面侧视图。第二底割源/漏区凹槽612可类 似于前面参照图3和图4描述的第二底割源/漏区凹槽412,并可按 类似的方式形成。第二底割源/漏区凹槽612的形成510中，去除第 一源/漏层611的一些材料。再看图5,形成512第二源/漏层。图6f是说明根据本发明一实 施例在第二底割源/漏区凹槽612中以及部分在第一源/漏层611上形 成的第二源/漏层613的横截面侧视图。第二源/漏层613可形成第一 和第二台阶源/漏区108、 110中的第一台阶116。笫二源/漏层613可 按类似的方式形成，并可包含与形成如前面参照图3和图4描述的 第一和第二台阶源/漏区108、 110的单层类似的材料。如此，通过产生包含第一凹槽和第二凹槽610、 612这二者的台 阶源漏凹槽，以及形成第一和第二源/漏层611、 613，本发明的一些 实施例考虑到具有可提供所要求的应变和/或与场隔离区122重叠的 深台阶118 (笫一源/漏层611的)的源/漏区108、 110，还提供源/漏 区108、 110的小间隔浅台阶116 (第二源/漏层613的)来获得有益 的短沟道效应。在一些实施例中，通过保持深凹槽610之间较大的 距离206，使得只有浅凹槽612 (以及浅第二源/漏层613)以小距离 204彼此接近，可避免深凹槽610 (及第一源/漏层611 )延伸而彼此 接近所导致的过多电流泄漏。
图7是表示根据本发明再一实施例的晶体管100如何制作的流程图700。图8a到8f是说明根4^图7的流程图700所示的过程制作 晶体管100中的各阶段的横截面侧视图。参照图7，在衬底102上形成702第一隔层106。图8a是说明在 衬底102上以及在栅区104的侧壁上形成702的第一隔层106的横 截面侧视图。第一隔层106的形成702可通过任何适当的工艺来完 成。再看图7,形成704第二底割源/漏区凹槽。图8b是说明第二底 割源/漏区凹槽812的4黄截面侧^L图。第二底割源/漏区凹槽812可类 似于前面参照图3和图4描述的第二底割源/漏区凹槽412，并可按 类似的方式形成。但是，它们在较深的第一底割源/漏区凹槽之前形 成。第二底割源/漏区凹槽812可确定第一台阶116的深度208以及 两个第一台阶116之间的最小距离204。再看图7，形成806第二源/漏层。图8c是说明根据本发明一实 施例在第二底割源/漏区凹槽812中形成的第二源/漏层813的横截面 侧-脱图。第二源/漏层813可形成第一和第二台阶源/漏区108、 110 中的笫一台阶116。第二源/漏层813可按类似的方式形成并可包含 与形成如前面参照图3和图4描述的第一和第二台阶源/漏区108、110 的单层类似的材料。同样，如图8c所示，在一些实施例中，第二源/ 漏层813的上表面可高出衬底102的上表面。再参照图7，形成708第二隔层214。图8d是说明在形成808 第二隔层214之后的晶体管100的横截面侧视图。第二隔层214可 邻近第一隔层106并覆盖第二源/漏层813的表面的一部分。第二隔 层214的形成708可通过任何合适的工艺来完成。再看图7,形成710笫一底割源/漏区凹槽。图8e是说明第一底 割源/漏区凹槽810的4黄截面侧^L图。第一底割源/漏区凹槽810可类 似于前面参照图3和图4描述的第一底割源/漏区凹槽410,并可按
类似的方式形成。第一底割源/漏区凹槽810的形成710会去除第二 源/漏层813的一些材料。
再看图7，形成712第一源/漏层。图8f是说明根据本发明一实 施例在第一底割源/漏区凹槽810中形成的第一源/漏层811的横截面 侧视图。第一源/漏层811可形成第一和第二台阶源/漏区108、 110 中的第丄台阶118。第一源/漏层811可按类似的方式形成并可包含 与形成如前面参照图3和图4描述的第一和第二台阶源/漏区108、110 的单层类似的材料。同样，如图8f所示，在一些实施例中，第一源/ 漏层811具有在衬底102的上表面之上且在第二源/漏层813的上表 面之上的上表面。在一些实施例中，然后可去除第二隔层214，但在 一些实施例中，第二隔层214可留在最终产品中。
因此，通过产生包含第一凹槽和第二凹槽810、 812这二者的台 阶源漏凹槽，并形成第一和第二源/漏层811、 813,本发明的一些实 施例考虑到实现具有可提供所要求的应变和/或与场隔离区122重叠 的深台阶118 (第一源/漏层811的)的源/漏区108、 110,还提供源/ 漏区108、 110的小间隔浅台阶116 (第二源/漏层813的)，以获得 有益的短沟道效应。在一些实施例中，通过保持深凹槽810之间较 大的距离206，使得只有浅凹槽812 (以及浅第二源/漏层813)延伸 到以小距离204彼此接近，可避免深凹槽810 (以及第一源/漏层811 ) 延伸而彼此接近所导致的过多电流泄漏。
图9是说明可包含如图所示和前述的晶体管100的集成电路900 的示意图。集成电路900可以是任何类型的集成电路900。例如，集 成电路900可以是微处理器。在一实施例中，晶体管100可用在集 成电路900中以提供晶体管100，晶体管100具有较深的第二台阶U8 导致的所要求的沟道区114中的应变以及较浅且较近的第一台阶116 产生的经改善的短沟道效应。虽然作为集成电路900的构成部分来 进行说明，但是晶体管100不限于包含在这样的器件中。集成电路900
的类型也不限于微处理器；其它类型的电路也可从本文描述的晶体管的使用中获益。图10是说明本发明一实施例的系统1000的框图。如图所示， 对于该实施例，系统1000包含用于处理数据的计算设备1002。计算 设备1002可包含母板1004。具体地说，母板1004可包含处理器1006, 以及连接到总线1010的网络接口 1008。网络接口 1008可将计算设 备1002连接到其它器件1008,例如其它计算设备1002。根据应用的需要，系统IOOO可包括其它部件，这些部件包括(但 不限于)易失性和非易失性存储器1012;图形处理器(它可沿着 芯片组集成到母板上，或作为可选的方案，它可以是扩展卡，例如 AGP、 PCI Express或其它类型，可移动地插入母板上的插座，或另 一类型的图形处理器)；数字信号处理器；密码处理器；芯片组； 海量存储器1014(例如硬盘、光盘(CD)、数字通用盘(DVD)等)； 以及输入和/或输出设备1016等。在各实施例中，系统1000可以是个人数字助理(PDA)、移动 电话、平板式计算设备、膝上型计算设备、桌上型计算设备、机顶 盒、娱乐控制装置、数码相机、数字视频记录器、CD播放器、DVD 播放器或其它类似的数字设备。前述的晶体管100的一个或多个可作为许多电路的任何一个的 构成部分包含在图IO的系统1000中。例如，晶体管IOO可以是CPU 1006、母板1004或其它设备的构成部分。以上为说明和描述的目的，提供了本发明实施例的描述。但这 不是要穷举本发明的范围或将本发明限制为所公开的精确形式。该 描述和之后的权利要求包含各种术语，例如左、右、上、下、在... 之上、在..,之下、上部、下部、第一、第二等，这些术语只用于描 述性目的而不应解释成限制性的。例如，衬底的"上"表面是指衬 底或集成电路的器件侧(或有效面)，它是表示相对垂直位置的术 语；衬底实际上可处于标准地球参照框架中的任何方向上，即使村200680006841.7说明书第16/16页底的"上"側低于"下"侧，仍落入术语"上"的意义范围内。本 文使用的(包括权利要求中使用的)术语"在...上"不表示第一层直接在第二层上并与第二层直^妾接触，除非特别作这样的规定；在第一层和第一层上的第二层之间可存在笫三层或其它结构。根据本 文描述的实施例的器件或物品可按很多的位置和方位进行制造、使 用或封装出厂。相关领域技术人员能理解到，根据上述教导，可对 本发明进行许多修改和改变。本领域技术人员会认识到，可对图中 所示的各个部件进行各种等同的组合和代替。所以本发明的范围不 是由该详细描述限定，而是由附加于此的权利要求来限定。2权利要求
1.一种器件，包括衬底，具有上表面及第一和第二台阶源/漏区凹槽；第一台阶源/漏区凹槽中的第一台阶源/漏区；第二台阶源/漏区凹槽中的第二台阶源/漏区；其中，第一和第二台阶源/漏区凹槽各有延伸到所述衬底的上表面之下第一深度的第一台阶和延伸到所述衬底的上表面之下的第二深度的第二台阶，第二深度大于第一深度；并且其中，第一台阶源/漏区凹槽的第一台阶和第二台阶源/漏区凹槽的第一台阶之间的最小距离小于第一台阶源/漏区凹槽的第二台阶和第二台阶源/漏区凹槽的第二台阶之间的最小距离。
2. 如权利要求l所述的器件，其中，所述村底包含具有第一晶格 间距的第一半导体材料，第一和笫二台阶源/漏区包含具有第二晶格间 距的第二半导体材料，第一晶格间距与第二晶格间距不同，以在邻近 衬底的上表面且位于第 一和第二台阶源/漏区之间的村底的沟道中产 生应变。
3. 如权利要求2所述的器件，其中，所述衬底包含硅，第一和第 二台阶源/漏区包含珪锗。
4. 如权利要求l所述的器件，还包括邻近衬底的上表面且位于 第一和第二台阶源/漏区之间的衬底的沟道；以及在所述沟道之上的村 底上的栅部，所述栅部具有宽度，其中第一台阶源/漏区凹槽的第一台 阶和第二台阶源/漏区凹槽的第 一台阶之间的最小距离约等于或小于 所述栅部的宽度。
5. 如权利要求4所述的器件，其中，第一台阶源/漏区凹槽的第 一台阶和第二台阶源/漏区凹槽的第一台阶之间的最小距离，在所述栅 部的约一个宽度和所述栅部的约半个宽度之间。
6. 如权利要求4所述的器件，其中，第一深度在所述栅部的约四 分之一宽度和所述栅部的约四分之三宽度之间。
7. 如权利要求4所述的器件，其中，笫二深度在第一深度的约三 倍和第 一深度的约六倍之间。
8. 如权利要求4所述的器件，其中，第一台阶源/漏区凹槽的第 二台阶和第二台阶源/漏区凹槽的第二台阶之间的最小距离，在所述栅 部宽度的约1.5倍和所述栅部宽度的约1倍之间。
9. 如权利要求4所述的器件，还包括所述栅部两側的第一隔层， 所述栅部在两个第一隔层之间；以及各第一隔层上的第二隔层，各第 一隔层在第二隔层和所述栅部之间。
10. —种器件，包括 衬底；具有第一台阶和第二台阶的第一台阶源/漏区； 具有第一台阶和笫二台阶的第二台阶源/漏区；并且 其中，在第一和第二源/漏区的第一台阶之间存在第一宽度，在第 一和第二源/漏区的第二台阶之间存在不同于第一宽度的第二宽度。
11. 如权利要求10所述的器件，其中，所述第一台阶源/漏区和 第二台阶源/漏区至少部分地在所述衬底中的第一和笫二台阶凹槽 内。
12. 如权利要求IO所述的器件，其中，所述衬底包含具有第一晶 格间距的第一半导体材料，第一和第二台阶源/漏区包含具有第二晶格 间距的第二半导体材料，第一晶格间距与第二晶格间距不同，以在第 一和第二源/漏区之间的沟道中产生应变。
13. 如权利要求12所述的器件，还包括所述沟道之上的衬底的上 表面上的栅部，所述栅部具有宽度，其中第一台阶源/漏区的第一台阶 和笫二台阶源/漏区的第一台阶之间的最小距离约等于或小于所述栅 部的宽度。
14. 如权利要求13所述的器件，其中，第一台阶具有第一深度， 该第 一深度等于所述栅部的约四分之一宽度和所述栅部的约四分之三 宽度之间的距离。
15. 如权利要求14所述的器件，其中，第二台阶具有第二深度， 该第二深度等于第一深度的约三倍和第一深度的约六倍之间的距离。
16. 如权利要求13所述的器件，其中，所述衬底的上表面低于第 一和第二源/漏区的上表面。
17. 如权利要求13所述的器件，还包括所述栅部两侧的第一隔 层，所述栅部在两个第一隔层之间；以及各第一隔层上的第二隔层， 各第 一 隔层在笫二隔层和所述^t册部之间。
18. 如权利要求12所述的器件，其中，第一和第二台阶源/漏区 各自只包含单层第二半导体材料。
19. 如权利要求12所述的器件，其中，第一和第二台阶源/漏区各自包含两层第二半导体材料，第一层第二半导体材料在第二层第二 半导体材料上。
20. 如权利要求12所述的器件，其中，第一和第二台阶源/漏区 各自包含两个不连续的第二半导体材料区，第一个第二半导体材料区 接近所述沟道而第二个第二半导体材料区远离所述沟道。
21. 如权利要求10所述的器件，其中，第一和第二源/漏区各自 包含两个材料外延层。
22. 如权利要求IO所述的器件，其中，所述衬底及第一和第二台 阶源/漏区是晶体管的构成部分，该晶体管是附着于母板的微处理器的 构成部分，还包括与所述母板集成的图形处理器。
23. —种方法，包括在衬底上形成栅部，所述4册部具有从衬底的上表面向上延伸的第 一侧和第二侧；在所述栅部的两侧形成第 一组隔层；接近所述栅部的两侧而形成第 一组凹槽，第 一组凹槽具有在所述衬底的上表面下的第一深度并在所述栅部下被隔开第一距离；以及接近所述栅部的两侧而形成第二组凹槽，第二组凹槽具有在所述 衬底的上表面下的第二深度并在所述栅部下净皮隔开第二距离，第二深 度浅于第一深度，第二距离小于第一距离。
24. 如权利要求23所述的方法，还包括在第一和第二组凹槽中形 成第一和第二源/漏区。
25. 如权利要求24所述的方法，其中，形成第一和第二源/漏区 包括外延生长第一和第二源/漏区。
26. 如权利要求24所述的方法，其中，所述衬底包含具有笫一晶 格间距的第一半导体材料，笫一和第二台阶源/漏区包含具有第二晶格 间距的第二半导体材料，第一晶格间距与第二晶格间距不同，以在第 一和第二源/漏区之间的沟道中产生应变。
27. 如权利要求24所述的方法，还包括在第一组隔层上形成第二组隔层，其中，在形成第一组隔层和第 二组隔层之后，形成第一组凹槽；在形成第一组凹槽之后去除第二组隔层；其中，在去除第二组隔层之后形成第二组凹槽；以及其中，在形成第二组凹槽之后，形成第一和第二源/漏区。
28. 如权利要求23所述的方法，还包括在第一组隔层上形成第二组隔层，其中，在形成第一组隔层和第 二组隔层之后，形成第一组凹槽；在第一组凹槽的各凹槽中形成第一外延源/漏层；在形成第一外延源/漏层之后去除第二组隔层；其中，在去除第二组隔层之后形成第二组凹槽；以及在第二组凹槽的各凹槽中形成笫二外延源/漏层。
29. 如权利要求23所述的方法，还包括 在形成第一组凹槽之前，在第二组凹槽的各凹槽中形成第一外延源/漏层；在形成第 一外延源/漏层之后，在第 一组隔层上形成第二组隔层， 其中，在形成第一和第二组隔层之后形成第一组凹槽；以及 在第 一组凹槽的各凹槽中形成第二外延源/漏层。
全文摘要
本发明的实施例提供了具有台阶源/漏区的晶体管。台阶源/漏区可在沟道区中实现显著的应变并使电流泄漏最小化。通过在衬底中形成两个凹槽来产生台阶凹槽并在凹槽中形成源/漏区，从而形成台阶源/漏区。
文档编号H01L29/78GK101133482SQ200680006841
公开日2008年2月27日 申请日期2006年1月5日 优先权日2005年1月6日
发明者B·泽尔, C·奥思, G·库尔洛, S·泰亚吉 申请人:英特尔公司