半导体器件的制作方法

本发明构思涉及半导体器件。

背景技术：

静态随机存取存储器(SRAM)可以被分成：六晶体管SRAM(6T-SRAM)，包括六个晶体管以构成单位存储器单元；以及具有多个输入/输出端口的多端口SRAM，包括六个或更多晶体管。多端口SRAM可以包括例如两端口SRAM(双端口SRAM)。

技术实现要素：

根据本发明构思的示例实施方式，一种半导体器件被如下提供。SRAM单元包括设置在衬底上的第一上拉晶体管、第一下拉晶体管和第一传输晶体管。第一读缓冲晶体管被连接到第一上拉晶体管的栅极端子和第一下拉晶体管的栅极端子。第一读缓冲晶体管包括：第一沟道图案，在垂直于衬底的上表面的第一方向上延伸；第一栅电极，与第一沟道图案的一部分重叠；以及第一漏极图案，作为第一读缓冲晶体管的漏极端子。第一漏极图案与第一栅电极间隔开，在第一方向上延伸，并电连接到第一沟道图案。第二读缓冲晶体管具有第一漏极图案作为第二读缓冲晶体管的漏极端子。

根据本发明构思的示例实施方式，一种半导体器件被如下提供。第一上拉晶体管形成在衬底上。第一下拉晶体管被串联连接到第一上拉晶体管。第一上拉晶体管和第一下拉晶体管共用漏极端子。第一传输晶体管被连接到第一上拉晶体管的漏极端子。第一传输晶体管包括：第一沟道图案，在垂直于衬底的上表面的第一方向上延伸；第一栅电极，与第一沟道图案的一部分重叠；以及第一漏极图案，作为第一传输晶体管的漏极端子。第一漏极图案与第一栅电极间隔开，在第一方向上延伸，并电连接到第一沟道图案。第二传输晶体管共用第一传输晶体管的第一漏极图案作为第二传输晶体管的漏极端子。第一传输晶体管和第二传输晶体管被分别连接到第一字线和第二字 线。

根据本发明构思的示例实施方式，一种半导体器件被如下提供。SRAM电路包括包含第一反相器和第二反相器的锁存电路、连接到第一反相器的第一传输晶体管、以及连接到第二反相器的第二传输晶体管。第一晶体管被连接到第一反相器。第一传输晶体管和第一晶体管中的至少一个包括：第一沟道图案，在垂直于衬底的上表面的第一方向上延伸并包括第一部分至第三部分，该第一部分至第三部分从衬底垂直地布置；第一栅电极，与第二部分重叠，并在与第一方向不同的第二方向上延伸；以及第一漏极图案，沿第二方向与第一栅电极间隔开，在第一方向上延伸，并电连接到第一部分。

根据本发明构思的示例实施方式，一种半导体器件被如下提供。存储单元包括具有第一上拉晶体管和第一下拉晶体管的第一反相器、以及具有第二上拉晶体管和第二下拉晶体管的第二反相器。第一传输晶体管具有与第一上拉晶体管的漏极端子、第一下拉晶体管的漏极端子、第二上拉晶体管的栅极端子和第二下拉晶体管的栅极端子联接的漏极端子。第一传输晶体管、第一下拉晶体管和第一上拉晶体管的漏极端子包括由第一传输晶体管、第一下拉晶体管和第一上拉晶体管共用的第一漏极图案。第二传输晶体管具有与第一上拉晶体管的栅极端子、第一下拉晶体管的栅极端子、第二上拉晶体管的漏极端子和第二下拉晶体管的漏极端子联接的漏极端子。第二传输晶体管、第二下拉晶体管和第二上拉晶体管的漏极端子包括由第二传输晶体管、第二下拉晶体管和第二上拉晶体管共用的第二漏极图案。位线被联接到第一传输晶体管的源极端子。互补位线被联接到第二传输晶体管的源极端子。

附图说明

通过参照附图详细描述其示例实施方式，本发明构思的这些和其它的特征将变得更加明显，附图中：

图1是根据本发明构思的示例实施方式的半导体器件的布局图；

图2是图1的半导体器件的电路图；

图3是沿图1的线A-A'截取的截面图；

图4是沿图1的线B-B'和C-C'截取的截面图；

图5是沿图1的线D-D'和E-E'截取的截面图；

图6是根据本发明构思的示例实施方式的半导体器件的布局图；

图7是根据本发明构思的示例实施方式的半导体器件的布局图；

图8是图7的半导体器件的电路图；

图9是根据本发明构思的示例实施方式的半导体器件的布局图；

图10是根据本发明构思的示例实施方式的半导体器件的布局图；

图11是沿图10的线A-A'截取的截面图；

图12至图17是示出根据本发明构思的示例实施方式的制造图1的半导体器件的方法的中间工艺步骤的图；

图18是示出根据本发明构思的示例实施方式的半导体器件的图；

图19是示出根据本发明构思的示例实施方式的半导体器件的图；

图20是方框图，其示出包括根据本发明构思的示例实施方式的半导体器件的无线通信装置；

图21是方框图，其示出包括根据本发明构思的示例实施方式的半导体器件的计算系统；

图22是方框图，其示出包括根据本发明构思的示例实施方式的半导体器件的电子系统；以及

图23至图25是示出半导体系统的图，所述半导体系统包括根据本发明构思的示例实施方式的半导体器件。

虽然某个(某些)截面图的相应平面图和/或透视图可以不被示出，但是这里示出的器件结构的截面图为多个器件结构提供支持，所述多个器件结构沿将在平面图中示出的两个不同的方向和/或在将于透视图中示出的三个不同的方向延伸。所述两个不同的方向可以彼此正交或者可以不彼此正交。所述三个不同的方向可以包括可与所述两个不同的方向正交的第三方向。所述多个器件结构可以被集成在同一电子器件中。例如，当器件结构(例如，存储器单元结构或晶体管结构)在截面图中示出时，电子器件可以包括多个器件结构(例如，存储器单元结构或晶体管结构)，如将由该电子器件的平面图所示出的。该多个器件结构可以被布置成阵列和/或二维图案。

具体实施方式

下面将参照附图详细地描述本发明构思的示例实施方式。然而，本发明构思可以以不同的形式实施，而不应被解释为限于这里阐述的实施方式。在附图中，为了清楚，层和区域的厚度可以被夸大。还将理解的是，当一元件 被称为“在”另一元件或衬底“上”时，它可以直接在所述另一元件或衬底上，或者还可以存在居间的层。还将理解的是，当一元件被称为“联接到”或“连接到”另一元件时，它可以被直接联接到或直接连接到所述另一元件，或者还可以存在居间的元件。在整个说明书和附图中，相同的附图标记可以指代相同的元件。

在下文将参照图1至图25描述根据本发明构思的一些实施方式的半导体。

图1是根据本发明构思的示例实施方式的半导体器件的布局图。图2是具有图1的布局的半导体器件的电路图。图3是沿图1的线A-A'截取的截面图。

为了描述的方便，图1没有示出读位线RBL、位线BL、电源节点(VDD)、互补位线(/BL)、第一和第二字线(RWL、WL)、接地节点(GND)以及与它们连接的接触。

参照图1至图3，根据本发明构思的示例实施方式的半导体器件1可以包括SRAM单元300。

SRAM单元300可以包括第一反相器351、第二反相器352、第一传输晶体管303和第二传输晶体管306。SRAM单元300可以形成在衬底上。

衬底10可以是例如体硅衬底或绝缘体上硅(SOI)。可选地，衬底10可以是硅衬底，或者包括其它材料，例如硅锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或者锑化镓。或者，衬底10可以通过在基底衬底上形成外延层而获得。为了描述的方便，假定衬底10可以是硅衬底。

第一反相器351和第二反相器352可以连接在电源节点VDD和接地节点GND之间。第一反相器351可以包括被串联连接的第一上拉晶体管301和第一下拉晶体管302。同样地，第二反相器352可以包括被串联连接的第二上拉晶体管304和第二下拉晶体管305。

第一上拉晶体管301和第二上拉晶体管304可以是p型金属氧化物半导体(PMOS)晶体管，第一下拉晶体管302和第二下拉晶体管305可以是n型金属氧化物半导体(NMOS)晶体管。

第一反相器351和第二反相器352可以交叉耦合(cross-coupled)到彼此以形成锁存电路。例如，第一反相器351的输入节点连接到第二反相器352的输出节点，第二反相器352的输入节点连接到第一反相器351的输出 节点。

第一传输晶体管303和第二传输晶体管306可以分别连接到第一反相器351的输出节点和第二反相器352的输出节点。例如，第一传输晶体管303可以连接在第一反相器351的输出节点和位线BL之间，第二传输晶体管306可以连接在第二反相器352的输出节点和互补位线/BL之间。第一传输晶体管303的栅极端子和第二传输晶体管306的栅极端子可以连接到字线WL。

此外，本发明构思的半导体器件1还可以包括第一读缓冲晶体管307和第二读缓冲晶体管308。第一读缓冲晶体管307的栅极可以连接到第一反相器351的输入节点和第二反相器352的输出节点。第一读缓冲晶体管307可以连接在接地节点GND和第二读缓冲晶体管308之间。第二读缓冲晶体管308可以连接在第一读缓冲晶体管307和读位线RBL之间。第二读缓冲晶体管308的栅极可以连接到读字线RWL。在这种情况下，第一读缓冲晶体管307和第二读缓冲晶体管308可以包括具有垂直结构的晶体管，其将在随后被更详细地说明。

由于第一读缓冲晶体管307和第二读缓冲晶体管308被添加，所以本发明构思的半导体器件1可以作为具有彼此分开的读端口和写端口的两端口SRAM。因此，本发明构思的半导体器件1可以克服仅包括六个晶体管的传统SRAM固有的干扰裕度(disturb margin)和写裕度(write margin)之间的折衷问题。

在这种情况下，本发明构思的半导体器件1可以彼此独立地以读模式和写模式操作。在这种情况下，半导体器件1可以被称为双端口存储器。在读模式中，与第二读缓冲晶体管308连接的读字线RWL和读位线RBL可以被激活(activate)以读取SRAM单元300中存储的值。在写模式中，与第一传输晶体管303和第二传输晶体管306连接的字线WL、位线BL和互补位线/BL可以被激活以在SRAM单元300中存储数据。然而，本发明构思不限于此。

第一传输晶体管303和第一反相器351可以共用第一漏极图案41。例如，第一传输晶体管303和第一反相器351可以共用作为公共漏极端子的第一漏极图案41，从而减小半导体器件1的面积。在这种情况下，第一传输晶体管303可以布置在第一漏极图案41的一侧，第一上拉晶体管301和第一下拉晶体管302可以布置在第一漏极图案41的另一侧。然而，本发明构 思不限于此。

类似地，第二传输晶体管306和第二反相器352可以共用第二漏极图案42。例如，第二漏极图案42作为公共漏极端子被共用，从而减小半导体器件1的面积。在这种情况下，第二上拉晶体管304和第二下拉晶体管305可以布置在第二漏极图案42的一侧，第二传输晶体管306可以布置在第二漏极图案42的另一侧。然而，本发明构思不限于此。

在这种情况下，第一漏极图案41和第二漏极图案42可以布置在直线上。例如，第二漏极图案42可以设置在一直线区域上，第一漏极图案41的延长线延伸到该直线区域。

第一反相器351的输出端子可以通过第一节点接触101连接到第二漏极图案42。第二反相器352的输出端子可以通过第二节点接触102连接到第一漏极图案41。

此外，第一读缓冲晶体管307和第二读缓冲晶体管308可以共用第三漏极图案43。例如，第一读缓冲晶体管307可以包括第三漏极图案43，第二读缓冲晶体管308可以使用第三漏极图案43作为漏极端子。例如，第三漏极图案43可以作为公共漏极端子被共用并可以被形成为邻近SRAM单元300，从而使由于额外的第一读缓冲晶体管307和第二读缓冲晶体管308的使用引起的半导体器件1的面积的增大最小化。在这种情况下，第一读缓冲晶体管307可以布置在第三漏极图案43的一侧，第二读缓冲晶体管308可以布置在第三漏极图案43的另一侧。然而，本发明构思不限于此。

在这种情况下，第三漏极图案43、第一漏极图案41和第二漏极图案42可以设置在直线上。例如，第一漏极图案41和第二漏极图案42可以设置在一直线区域上，第三漏极图案43的延长线延伸到该直线区域。然而，本公开不限于此。

参照图3，第一读缓冲晶体管307可以形成在衬底10上，包括层间绝缘层15、第一源极图案27、第一栅电极37、第一沟道图案57、第三漏极图案43和第一导电区域67。

第一沟道图案57可以是垂直沟道，在垂直于衬底10的第一方向上延伸。按照接近衬底10的上表面的次序，第一沟道图案57可以被分成第一部分57c、第二部分57b和第三部分57a。

第一沟道图案57可以被成形为矩形柱，但是本发明构思不限于此。例 如，第一沟道图案57可以具有被成形为圆形的上表面。

第二部分57b可以与第一栅电极37重叠以在第二部分57b中形成沟道区。当等于或高于阈值电压的电压被施加到第一栅电极37时，第一读缓冲晶体管307的沟道区可以在第二部分57b中形成。

在示例实施方式中，第一栅电极37可以具有全环栅结构(gate-all-around structure)，在该结构中第二部分57b被第一栅电极37环绕。在这种情况下，沟道区可以形成在第二部分57b和第一栅电极37彼此重叠的所有表面上，以增大第一读缓冲晶体管307的沟道宽度。

第三部分57a可以用杂质掺杂，从而在其中形成杂质区域。其中形成杂质区域的第三部分57a可以具有形成在其中的源极区域。

由于第一读缓冲晶体管307可以是NMOS晶体管，所以第一沟道图案57可以由张应力材料形成。例如，当衬底10由Si形成时，第一沟道图案57可以由Si或者具有比Si的晶格常数小的晶格常数的材料(例如，SiC)形成。张应力材料可以对沟道区施加张应力以增大沟道区中的载流子迁移率。

第一源极图案27可以形成在第一沟道图案57上。第一源极图案27可以电连接第一沟道图案57和接地节点GND。然而，本发明构思不限于此。

第一源极图案27可以包括导电材料。例如，第一源极图案27可以包括例如多晶硅、金属硅化物化合物(metal silicide compound)、导电金属氮化物和金属中的至少一种，但是本发明构思不限于此。

第一栅电极37可以连接到第一沟道图案57，并在与第一方向交叉的第二方向上延伸。例如，第二方向可以平行于衬底10的上表面。然而，本公开不限于此。

例如，第一栅电极37可以连接到第一沟道图案57的第二部分57b。当第一栅电极37连接到第二部分57b并且等于或者高于阈值电压的电压被施加到第一栅电极37时，沟道可以形成在第二部分57b中。

第一栅电极37可以包括导电材料。例如，第一栅电极37可以包括具有高电导率的金属，但是本发明构思不限于此。例如，第一栅电极37可以由诸如多晶硅的非金属形成。例如，第一栅电极37可以由掺杂的多晶硅、钛氮化物(TiN)、钽氮化物(TaN)、钨氮化物(WN)、钛(Ti)、钽(Ta)、钨(W)等形成，但是本发明构思不限于此。

第一栅电极37可以环绕第二部分57b，以形成围绕第二部分57b和其中形成的沟道的全环栅结构。

第一栅极图案77可以形成在第一栅电极37上。第一栅极图案77可以电连接第一栅电极37以及第一反相器351的输入节点和第二反相器352的输出节点。然而，本发明构思不限于此。

第一栅极图案77可以包括导电材料。例如，第一栅极图案77可以包括例如多晶硅、金属硅化物化合物、导电金属氮化物和金属中的至少一种，但是本发明构思不限于此。

第一栅电极37可以形成全环栅结构，第二部分57b的所有表面可以被用作第一读缓冲晶体管307的沟道区。

虽然没有被详细和清楚地示出，但是栅绝缘层和/或界面层可以插置在第一栅电极37和第二部分57b之间。例如，栅绝缘层可以由电介质材料形成。例如，栅绝缘层可以由例如HfO₂、Al₂O₃、ZrO₂或TaO₂形成，但是本发明构思不限于此。

界面层可以被进一步插置在栅绝缘层和第二部分57b之间，以防止栅绝缘层和第二部分57b之间的界面破坏。界面层可以包括具有约9的介电常数(k)的低介电常数材料，例如硅氧化物层(其中k为约4)或者硅氮氧化物层(其中，取决于氧原子或氮原子的含量，k为约4至8)。此外，界面层可以由硅酸盐或者前述层的组合形成。

第三漏极图案43可以从衬底10在第一方向上延伸，第三漏极图案43可以由与第一沟道图案57的材料基本上相同的材料形成。第三漏极图案43可以与第一沟道图案57间隔开。此外，第三漏极图案43可以不与第一栅电极37重叠或者接触。

另外，第三漏极图案43可以包括用杂质掺杂的杂质区。具有形成在其中的杂质区的第三漏极图案43可以包括第一读缓冲晶体管307的漏极区。

第一导电区域67可以电连接第一沟道图案57的第一部分57c和第三漏极图案43。第一导电区域67可以形成在衬底10中，与第一沟道图案57的下表面和第三漏极图案43的下表面接触。第一导电区域67可以设置为与第一栅电极37平行，但是本发明构思不限于此。

第一导电区域67可以包括导电材料。例如，该导电材料可以包括例如多晶硅、金属硅化物化合物、导电金属氮化物和金属中的至少一种，但是本 发明构思不限于此。

具有垂直沟道的晶体管结构可以被应用于第一读缓冲晶体管307和/或第二读缓冲晶体管308。此外，具有上面描述的垂直沟道的晶体管结构也可以被应用于SRAM单元中包括的晶体管(例如，第一上拉晶体管301和第二上拉晶体管304、第一下拉晶体管302和第二下拉晶体管305、以及第一传输晶体管303和第二传输晶体管306)。然而，本发明构思不限于此。

图4是沿图1的线B-B'和C-C'截取的截面图。

参照图4，沿线B-B'截取的部分示出第一传输晶体管303的截面图，沿线C-C'截取的部分示出第一上拉晶体管301和第一下拉晶体管302的截面图。

第一上拉晶体管301可以包括在第一方向上延伸的第三沟道图案51、以及覆盖第三沟道图案51的一部分的第三栅电极31。第一下拉晶体管302可以包括在第一方向上延伸的第四沟道图案52、以及覆盖第四沟道图案52的一部分的第四栅电极32。第一传输晶体管303可以包括在第一方向上延伸的第五沟道图案53、以及覆盖第五沟道图案53的一部分的第五栅电极33。

第三沟道图案51、第四沟道图案52和第五沟道图案53的宽度可以彼此不同。在这种情况下，每个沟道图案的宽度可以在与第一方向交叉的第二方向上测量。

例如，第五沟道图案53的宽度W3可以比第四沟道图案52的宽度W2更宽。例如，宽度W3可以是宽度W2的1.2倍。这意味着第一传输晶体管303的沟道的宽度比第一下拉晶体管302的沟道的宽度更宽。例如，SRAM读操作的干扰裕度可以取决于贝塔比(beta ratio)，贝塔比是第一下拉晶体管302与第一传输晶体管303的电流比。为了确保足够的干扰裕度，该贝塔比的数值需要是1.2或者更高。

因此，在设计SRAM单元300时，可以通过调整第五沟道图案53的宽度W3和第四沟道图案52的宽度W2而使其它条件设定为相同来调整贝塔比。

在FinFET(鳍式场效应晶体管)结构中，通过改变与栅电极重叠的鳍部的数目，可以将贝塔比设定成整数比。

在示例实施方式中，通过调整宽度，贝塔比可以被设定成分数比。例如，第五沟道图案53的宽度W3与第四沟道图案52的宽度W2可以被调整以设 定贝塔比为分数比。在这种情况下，通过调整宽度，贝塔比可以被设定成整数比。类似地，第二下拉晶体管305与第二传输晶体管306的电流比可以被调节以保证SRAM单元300的干扰裕度。

另外，第一传输晶体管303的第五沟道图案53的宽度W3可以比第一上拉晶体管301的第三沟道图案51的宽度W1更宽。例如，宽度W3可以为宽度W1的大约2倍或更多倍。

这意味着第一传输晶体管303的沟道的宽度比第一上拉晶体管301的沟道的宽度更宽。例如，SRAM写操作的干扰裕度可以取决于伽玛比(gamma ratio)，该伽玛比是第一上拉晶体管301与第一传输晶体管303的电流比。为了确保足够的干扰裕度，伽玛比的数值需要是2或者更大。

因此，在设计SRAM单元300时，通过调整第五沟道图案53的宽度W3和第三沟道图案51的宽度W1而使其它条件设定成相同，可以调整伽玛比。

第五沟道图案53的宽度W3和第三沟道图案51的宽度W1可以被调节以调整伽玛比，并且将伽玛比设定为整数比或者分数比是可能的。因此，通过调整宽度W1、W2和/或W3，SRAM良率可以提高。

第三沟道图案51的与第三栅电极31重叠的第二部分51b可以具有长度L1。第四沟道图案52的与第四栅电极32重叠的第二部分52b可以具有长度L2。第五沟道图案53的与第五栅电极33重叠的第二部分53b可以具有长度L3。长度L1至L3可以彼此不同。

在示例实施方式中，第四沟道图案52的第二部分52b的长度L2可以大于第五沟道图案53的第二部分53b的长度L3。例如，长度L2可以是长度L3的1.2倍或更多倍。

其中形成沟道的区域的长度可以被调整以调整如上所述的SRAM的贝塔比。例如，在施加相同电压的情况下，当沟道的长度增大时，沟道区的电阻可以增大，因而使流过沟道区的电流减小。

因此，在每个晶体管中，沟道区的长度可以通过对栅电极在第一方向上的长度的调整而被调整，从而调整SRAM单元300的贝塔比。

另外，第三沟道图案51的第二部分51b的长度L1可以比第五沟道图案53的第二部分53b的长度L3更长，并且优选地可以是长度L3的2倍或更多倍。然而，本发明构思不限于此。

类似地，为了调整如上所述的SRAM的伽玛比，栅电极在第一方向上的长度可以被调整以调整第一传输晶体管303和第一上拉晶体管301之间的电流比。

图5是沿图1的线D-D'和E-E'截取的截面图。

参照图5，沿线D-D'截取的部分示出第二读缓冲晶体管308的截面图，沿线E-E'截取的部分示出第一读缓冲晶体管307的截面图。

第一读缓冲晶体管307可以包括在第一方向上延伸的第一沟道图案57、以及与第一沟道图案57的第二部分57b重叠的第一栅电极37。第二读缓冲晶体管308可以包括在第一方向上延伸的第二沟道图案58、以及与第二沟道图案58的第二部分58b重叠的第二栅电极38。

在这种情况下，第一沟道图案57的宽度W4和第二沟道图案58的宽度W5可以不同于相应的第三至第五沟道图案51至53的宽度W1至W3。

类似地，第一栅电极37的长度L4和第二栅电极38的长度L5(L4和L5两者都在第一方向上被测量)可以不同于相应的第三至第五栅电极31至33的长度L1至L3。然而，本发明构思不限于此。

第一读缓冲晶体管307的沟道长度L4和宽度W4以及第二读缓冲晶体管308的沟道长度L5和宽度W5可以根据第一读缓冲晶体管307和第二读缓冲晶体管308所要求的性能来调整。例如，第一沟道图案57的宽度W4和第二沟道图案58的宽度W5可以彼此不同，第一栅电极37的长度L4和第二栅电极38的长度L5也可以彼此不同。

图6是根据本发明构思的示例实施方式的半导体器件的布局图。为了描述的方便，对与上面描述的实施方式的部件相同的部件的重复描述将被省略，并将主要说明与上面描述的实施方式的差异。

参照图6，根据本发明构思的示例实施方式的半导体器件2可以具有不同于图1的布局。然而，半导体器件2可以与图1至图5的半导体器件1基本上相同地操作。例如，半导体器件2的电路图可以与图2的电路图相同。

例如，第一传输晶体管303和第一反相器351可以共用第一漏极图案44。例如，第一漏极图案44可以被共用作为第一传输晶体管303和第一反相器351之间的公共漏极端子，从而减小半导体器件2的面积。在这种情况下，第一传输晶体管303、第一上拉晶体管301和第一下拉晶体管302可以都设置在第一漏极图案44的一侧。例如，第一传输晶体管303、第一上拉 晶体管301和第一下拉晶体管302可以都沿第二方向彼此平行地设置。为了描述的方便，在本公开中假设不同附图中的第一方向和第二方向是相同的。然而，本发明构思不限于此。

类似地，第二传输晶体管306和第二反相器352可以共用第二漏极图案45。例如，第二漏极图案45可以被共用作为第二传输晶体管306和第二反相器352之间的公共漏极端子，从而减小半导体器件2的面积。在这种情况下，第二传输晶体管306、第二上拉晶体管304和第二下拉晶体管305可以都设置在第二漏极图案45的一侧。例如，第二传输晶体管306、第二上拉晶体管304和第二下拉晶体管305可以都沿第二方向彼此平行地设置。

第二漏极图案45、第二传输晶体管306、第二上拉晶体管304和第二下拉晶体管305的布置不同于第一漏极图案44、第一传输晶体管303、第一上拉晶体管301和第一下拉晶体管302的布置。例如，第二漏极图案45可以被安置在顶侧，而第一漏极图案44可以被安置在底侧。然而，本发明构思不限于此。例如，第一漏极图案44可以被安置在顶侧，第二漏极图案45可以被安置在底侧。或者，第一漏极图案44和第二漏极图案45两者可以被安置在顶侧或底侧。

在这种情况下，第一漏极图案44和第二漏极图案45可以在相同的方向上延伸。然而，第二漏极图案45可以被设置为不位于第一漏极图案44的延长线延伸到的直线区域上，但是本发明构思不限于此。

此外，第一读缓冲晶体管307和第二读缓冲晶体管308可以共用第三漏极图案46。例如，第一读缓冲晶体管307可以形成为包括第三漏极图案46，并且第二读缓冲晶体管308可以形成为包括第三漏极图案46作为相同的漏极区。第三漏极图案46被共用作为公共漏极端子并形成为邻近SRAM单元300，从而使由于额外的第一读缓冲晶体管307和第二读缓冲308的使用引起的半导体器件2的面积的增大最小化。在这种情况下，第一读缓冲晶体管307和第二读缓冲晶体管308两者可以布置在第三漏极图案46的一侧。例如，第一读缓冲晶体管307和第二读缓冲晶体管308可以沿第二方向彼此平行地设置。因此，第一读缓冲晶体管307和第二读缓冲晶体管308可以被设置为指向与上面描述的SRAM单元300中包括的晶体管的方向相同的方向。然而，本发明构思不限于此。

在这种情况下，第三漏极图案46可以在第一漏极图案44和第二漏极图 案45延伸的方向上延伸。第一漏极图案44可以设置在第三漏极图案46的延长线延伸到的第一直线区域上，第二漏极图案45可以设置在在第二直线区域上，该第二直线区域平行于第一直线区域并与其间隔开。然而，本发明构思不限于此。

半导体器件2可以包括具有以上参照图3描述的垂直沟道的晶体管结构。然而，本发明构思不限于此。

图7是根据本发明构思的示例实施方式的半导体器件的布局图。图8是图7的半导体器件的电路图。为了描述的方便，对与上面描述的示例实施方式的部件相同的部件的重复描述将被省略，并将主要说明与上面描述的实施方式的差异。

参照图7和图8，半导体器件3可以包括SRAM单元400。半导体器件3中包括的SRAM单元400可以与图2的SRAM单元300基本上相同地配置和操作。

例如，SRAM单元400可以包括第一反相器451、第二反相器452、第一传输晶体管403和第二传输晶体管406。

然而，本发明构思的半导体器件3还可以包括第三传输晶体管407和第四传输晶体管408。第三传输晶体管407和第一传输晶体管403可以共用栅极端子和漏极端子。例如，第三传输晶体管407和第一传输晶体管403可以共用第一漏极图案41，并且同一字线WL可以连接到其每个栅极。然而，第一传输晶体管403可以连接到第一内部位线BLI，并且第三传输晶体管407可以连接到第一外部位线BLO。

类似地，第四传输晶体管408和第二传输晶体管406可以共用栅极端子和漏极端子。例如，第四传输晶体管408和第二传输晶体管406可以共用第二漏极图案42，并且同一字线WL可以被用于其每个栅极。然而，第二传输晶体管406可以连接到第二内部位线/BLI，并且第四传输晶体管408可以连接到第二外部位线/BLO。

在这种情况下，第三传输晶体管407和第四传输晶体管408可以包括具有以上参照图3描述的垂直沟道结构的晶体管。例如，沿图7的线A-A'截取的截面图可以与图3基本上相同。然而，本发明构思不限于此。

由于第三传输晶体管407和第四传输晶体管408被添加，所以本发明构思的半导体器件3可以以具有不同的读取速度的第一模式和第二模式操作。 本发明构思的半导体器件3可以作为双端口SRAM操作。

本发明构思的第一传输晶体管403和第三传输晶体管407可以形成第一端口，本发明构思的第二传输晶体管406和第四传输晶体管408可以形成第二端口。例如，在第一模式中，仅第一传输晶体管403和第三传输晶体管407之一可以操作；在第二模式中，第一传输晶体管403和第三传输晶体管407两者可以一起操作。因此，第二模式的读取速度可以比第一模式的读取速度更快。在这种情况下，第一传输晶体管403和第三传输晶体管407可以使用彼此不同的位线以被独立地控制。然而，本发明构思不限于此。

由于本发明构思的半导体器件3可以具有两个读取模式(例如，第一模式和第二模式)，所以可以调整读取速度。此外，成对的传输晶体管可以彼此相邻地设置，以最小化由于拉长的布线引起的电压降、或者读电流的下降。

第一传输晶体管403、第三传输晶体管407和第一反相器451可以共用第一漏极图案41。第一反相器451可以形成为包括第一漏极图案41，并且第一传输晶体管403和第三传输晶体管407可以形成为使用第一漏极图案41作为漏极区。例如，第一传输晶体管403、第三传输晶体管407和第一反相器451可以共用第一漏极图案41作为公共漏极端子，从而减小半导体器件3的面积。

第一传输晶体管403和第三传输晶体管407可以设置在第一漏极图案41的一侧，第一上拉晶体管401和第一下拉晶体管402可以设置在第一漏极图案41的另一侧。然而，本发明构思不限于此。

例如，第一传输晶体管403可以包括：第一沟道图案53，在垂直于衬底10的上表面的第一方向上延伸；第一栅电极33，覆盖第一沟道图案53的一部分；以及第一漏极图案41，不接触第一栅电极33，在第一方向上延伸，并连接到第一沟道图案53。在这种情况下，第一传输晶体管403的第一栅电极33可以在与第一方向交叉的第二方向上延伸，并且第二传输晶体管406和第一下拉晶体管402可以设置在沿第二方向延伸的直线上。然而，本发明构思不限于此。

类似地，第二传输晶体管406、第四传输晶体管408和第二反相器452可以共用第二漏极图案42。第二漏极图案42被共用作为公共漏极端子，从而减小半导体器件3的面积。在这种情况下，第二上拉晶体管404和第二下拉晶体管405可以布置在第二漏极图案42的一侧，第二传输晶体管406和 第四传输晶体管408可以布置在第二漏极图案42的另一侧。然而，本发明构思不限于此。

在这种情况下，第一漏极图案41和第二漏极图案42可以设置在一直线上。例如，第二漏极图案42可以设置在一直线区域上，第一漏极图案41的延长线延伸到该直线区域。

第一反相器451的输出端子可以通过第一节点接触101连接到第二漏极图案42。第二反相器452的输出端子可以通过第二节点接触102连接到第一漏极图案41。

图9是根据本发明构思的示例实施方式的半导体器件的布局图。为了描述的方便，对与上面描述的实施方式的部件相同的部件的重复描述将被省略，并且将主要说明与上面描述的实施方式的差异。

参照图9，根据本发明构思的示例实施方式的半导体器件4可以具有与图7的半导体器件3的布局不同的布局。然而，半导体器件4可以与图8的半导体器件3基本上相同地操作。例如，根据本发明构思的第四实施方式的半导体器件4的电路图可以与图8相同。

例如，第一传输晶体管403、第三传输晶体管407和第一反相器451可以共用第一漏极图案44。例如，第一漏极图案44可以被共用作为第一传输晶体管403、第三传输晶体管407和第一反相器451当中的公共漏极端子，从而减小半导体器件4的面积。在这种情况下，第一传输晶体管403、第三传输晶体管407、第一上拉晶体管401和第一下拉晶体管402可以都设置在第一漏极图案44的一侧。例如，第一传输晶体管403、第三传输晶体管407、第一上拉晶体管401和第一下拉晶体管402可以都朝向第二方向彼此平行地设置。然而，本发明构思不限于此。

类似地，第二传输晶体管406、第四传输晶体管408和第二反相器452可以共用第二漏极图案45。例如，第二漏极图案45可以被共用作为第二传输晶体管406、第四传输晶体管408和第二反相器452当中的公共漏极端子，从而减小半导体器件4的面积。在这种情况下，第二传输晶体管406、第四传输晶体管408、第二上拉晶体管404和第二下拉晶体管405可以都设置在第二漏极图案45的一侧。例如，第二传输晶体管406、第四传输晶体管408、第二上拉晶体管404和第二下拉晶体管405可以都朝向第二方向彼此平行地设置。此外，第二传输晶体管406、第四传输晶体管408、第二上拉晶体管 404和第二下拉晶体管405可以都彼此平行地设置，以在与第一传输晶体管403、第三传输晶体管407、第一上拉晶体管401和第一下拉晶体管402的方向相同的方向上定向。然而，本发明构思不限于此。

在这种情况下，第一漏极图案44和第二漏极图案45可以设置为在相同的方向上延伸。然而，第二漏极图案45可以设置为不位于第一漏极图案44的延长线延伸到的直线区域上，但是本发明构思不限于此。

此外，第一传输晶体管403和第三传输晶体管407可以彼此相邻地设置，第二传输晶体管406和第四传输晶体管408也可以彼此相邻地设置。因此，额外的第三传输晶体管407和第四传输晶体管408可以形成为邻近SRAM单元400，从而最小化由于额外的晶体管的使用引起的半导体器件4的面积的增大。此外，成对的传输晶体管可以彼此相邻地设置，从而最小化由于拉长的布线引起的电压降、或者读电流的下降。

根据示例实施方式，半导体器件4的至少一部分晶体管可以包括具有以上参照图3描述的垂直沟道的晶体管结构。然而，本发明构思不限于此。

图10是根据本发明构思的示例实施方式的半导体器件的布局图。图11是沿图10的线A-A'截取的截面图。

参照图10和图11，根据本发明构思的示例实施方式的半导体器件5可以具有与图1的半导体器件1的布局不同的布局。然而，半导体器件5可以与图2的半导体器件1基本上相同地操作。

例如，半导体器件5可以具有栅极图案和源极图案，所述栅极图案和源极图案的位置可以与图1的半导体器件1的那些不同。

例如，图3中的半导体器件1的第一读缓冲晶体管307可以包括按照与列举的次序相同的次序设置的第一栅极图案77、第一源极图案27和第三漏极图案43。另外，半导体器件5的第一读缓冲晶体管507可以包括按照与列举的次序相同的次序设置的第一源极图案27、第一栅极图案77和第三漏极图案43。

第一读缓冲晶体管507的第一栅电极37可以在朝向第三漏极图案43的方向上延伸。因此，在第一栅电极37上形成的第一栅极图案77可以插置在第一沟道图案57和第三漏极图案43之间，第一栅极图案77可以与第一导电区域67重叠。

第三漏极图案43可以由与第一沟道图案57的材料基本上相同的材料形 成。

图12至图17是示出根据本发明构思的示例实施方式的制造半导体器件的方法的中间工艺步骤的图。为了描述的方便，假定该示范性工艺被用于制造图1的半导体器件1。

参照图12，第一下拉晶体管302、第一上拉晶体管301、第一传输晶体管303、第二下拉晶体管305、第二上拉晶体管304、第二传输晶体管306、第一读缓冲晶体管307和第二读缓冲晶体管308可以形成在衬底10上。

在这种情况下，第一下拉晶体管302和第一读缓冲晶体管307中的每个的栅极图案和源极图案可以被一体地形成。此外，第一传输晶体管303和第二读缓冲晶体管308中的每个的栅极图案可以被一体地形成。

参照图13，第一至第四节点接触101至104可以被形成。第一节点接触101可以将第一上拉晶体管301、第一下拉晶体管302和第一读缓冲晶体管307的栅极图案连接到第二漏极图案42。第二节点接触102可以将第二上拉晶体管304和第二下拉晶体管305的栅极图案连接到第一漏极图案41。第三节点接触103可以连接到第一下拉晶体管302和第一读缓冲晶体管307的源极图案。第四节点接触104可以连接到第二下拉晶体管305的源极图案。

参照图14，第一至第三位线接触111、112和115以及第一和第二电源接触113和114可以被形成。第一位线接触111可以连接到第二读缓冲晶体管308的源极接触28。第二位线接触112可以连接到第一传输晶体管303的源极接触23。第三位线接触115可以连接到第二传输晶体管306的源极接触。

此外，第一电源接触113可以连接到第二上拉晶体管304的源极接触。第二电源接触114可以连接到第一上拉晶体管301的源极接触。

参照图15，读位线RBL、位线BL、电源线VDD和互补位线/BL可以被形成。读位线RBL可以连接到第一位线接触111。位线BL可以连接到第二位线接触112。电源线VDD可以连接到第一电源接触113和第二电源接触114。互补位线/BL可以连接到第三位线接触115。读位线RBL、位线BL、电源线VDD和互补位线/BL可以形成为在第二方向上延伸。然而，本发明构思不限于此。

参照图16，第一至第四通路接触121至124可以被形成。第一通路接触121可以连接到第一传输晶体管303和第二读缓冲晶体管308的栅极图 案。第二通路接触122可以连接到第三节点接触103。第三通路接触123可以连接到第四节点接触104。第四通路接触124可以连接到第二传输晶体管306的栅极图案。

参照图17，第一字线RWL、第二字线WL和接地线GND可以被形成。第一字线RWL可以连接到第一通路接触121。接地线GND可以连接到第二通路接触122和第三通路接触123。第二字线WL可以连接到第四通路接触124。

第一字线RWL可以在读模式中被激活，第二字线WL可以在写模式中被激活。然而，本发明构思不限于此。

图18和图19示出根据本发明构思的示例实施方式的半导体器件。在下文，将主要描述与上面描述的示例实施方式的差异。

首先参照图18，根据本发明构思的示例实施方式的半导体器件601可以包括逻辑电路区域610和SRAM区域620。第一晶体管611可以设置在逻辑电路区域610中，第二晶体管621可以设置在SRAM区域620中。本发明构思不限于此。例如，本发明构思可以被用于包括逻辑电路区域610和应用其它存储器(例如，DRAM、MRAM、RRAM、PRAM等)的区域的半导体器件。

现在参照图19，根据本发明构思的示例实施方式的半导体器件602可以包括具有彼此不同的第三晶体管612和第四晶体管622的逻辑电路区域610。同时，虽然没有单独地示出，但是彼此不同的第三晶体管612和第四晶体管622可以设置在SRAM区域中。

返回参照图18，第一晶体管611可以是根据本发明构思的示例实施方式的半导体器件，第二晶体管621可以是根据本发明构思的示例实施方式的半导体器件。例如，第一晶体管611可以是图1的半导体器件1，第二晶体管621可以是图6的半导体器件2。

返回参照图19，第三晶体管612可以是根据本发明构思的示例实施方式的半导体器件，第四晶体管622可以是根据的本发明构思的示例实施方式的半导体器件。

图20示出包括根据本发明构思的示例实施方式的半导体器件的无线通信装置。

参照图20，装置900可以是蜂窝电话、智能电话终端、手持机、个人 数字助理(PDA)、膝上型计算机、视频游戏机或其它装置。装置900可以使用码分多址(CDMA)、诸如全球移动通信系统(GSM)的时分多址(TDMA)、或者其它无线通信标准。

装置900可以通过接收路径和发送路径提供双向通信。由一个或多个基站发送的信号可以由天线911接收，或者被提供给接收路径上的接收器(RCVR)913。接收器913可以调节和数字化所接收的信号，并可以提供采样到数字部分920用于附加处理。发射器(TMTR)915可以接收从数字部分920发送的数据、处理和调节该数据、产生被调制的信号并通过发送路径上的天线911发送被调制的信号到一个或多个基站。

数字部分920可以被实施为一个或多个数字信号处理器(DSP)、微处理器、精简指令集计算机(RISC)等。此外，数字部分920可以被制造在一个或多个专用集成电路(ASIC)或其它类型的集成电路(IC)上。

数字部分920可以包括各种处理和接口单元，诸如调制解调器处理器934、视频处理器922、应用处理器924、显示处理器928、控制器/多核处理器926、中央处理器930和外部总线接口(EBI)932。

视频处理器922可以进行用于图形应用的处理。通常，视频处理器922可以包括用于一定数量的图形操作集的一定数量的处理单元或者模块。视频处理器922的特定部分可以被实施为固件和/或软件。例如，控制单元可以被实施为执行上述功能的固件和/或软件模块(例如，过程、函数等等)。固件和/或软件代码可以被存储在存储器中并由处理器(例如，多核处理器926)执行。存储器可以被实施在该处理器之内或者在该处理器之外。

视频处理器922可以实现软件接口诸如开放式图形库(OpenGL)和Direct3D。中央处理器930可以配合视频处理器922以执行一系列图形处理操作。控制器/多核处理器926可以包括至少两个核心，并根据将由控制器/多核处理器926处理的工作负荷分派工作负荷给两个核心，从而同时处理有关的工作负荷。

虽然在附图中应用处理器924被图示为数字部分920中包括的单个部件，但是本发明构思不限于此。在本发明构思的一些实施方式中，数字部分920可以被实施为被集成到单个应用处理器924或者应用芯片中。

调制解调器处理器934可以执行接收器913和发射器915与数字部分920之间的数据传输过程中所需要的算术运算。显示处理器928可以执行驱 动显示器910所需的算术运算。

根据本发明构思的示例实施方式的半导体器件可以被用作附图中示出的处理器922、924、926、928、930和934的算术运算中使用的高速缓冲存储器、缓冲存储器等。

现在将参照图21说明包括根据本发明构思的实施方式的半导体器件的计算系统。

图21示出包括根据本发明构思的示例实施方式的半导体器件的计算系统的方框图。

参照图21，根据本发明构思的实施方式的计算系统1000可以包括中央处理器(CPU)1002、系统存储器1004、图形系统1010和显示装置1006。

中央处理器1002可以执行驱动计算系统1000所需的算术运算。系统存储器1004可以被配置为在其中存储数据。系统存储器1004可以在其中存储由中央处理器1002处理的数据。系统存储器1004可以用作中央处理器1002的运行存储器。系统存储器1004可以包括一个或多个易失性存储器件诸如双倍数据速率同步DRAM(DDR SDRAM)和单数据速率SDRAM(SDR SDRAM)和/或一个或多个非易失性存储器件诸如电可擦除可编程ROM(EEPROM)和快闪存储器。根据本发明构思的示例实施方式的半导体器件可以被用作系统存储器1004的部件。

图形系统1010可以包括图形处理单元(GPU)1011、图形存储器1012、显示控制器1013、图形接口1014和图形存储器控制器1015。

图形处理单元1011可以执行计算系统1000中需要的图形操作处理。例如，图形处理单元1011可以汇集由至少一个顶点构成的图元，并且使用汇集的图元进行渲染。

图形存储器1012可以在其中存储由图形处理单元1011处理过的图形数据，或者在其中存储被提供给图形处理单元1011的图形数据。或者，图形存储器1012可以用作图形处理单元1011的运行存储器。根据本发明构思的实施方式的上述半导体器件1至5中的任何一个可以被用作图形存储器1012的部件。

显示控制器1013可以控制显示装置1006，使得渲染的图像帧能够被显示。

图形接口1014可以作为中央处理器1002和图形处理单元1011之间的 接口，图形存储器控制器1015可以提供系统存储器1004和图形处理单元1011之间的存储器访问。

虽然没有在图21中清楚地示出，但是计算系统1000还可以包括一个或多个输入装置诸如按钮、触摸屏和麦克风和/或一个或多个输出装置诸如扬声器。此外，计算系统1000还可以包括用于以有线或无线的方式与外部装置交换数据的接口器件。该接口器件可以包括例如天线、有线/无线收发器等。

根据实施方式，计算系统1000可以是诸如移动电话、智能电话、个人数字助理(PDA)、桌面计算机、笔记本计算机和平板的某种计算系统。

现在将参照图22描述包括根据本发明构思的实施方式的半导体器件的电子系统。

图22示出包括根据本发明构思的示例实施方式的半导体器件的电子系统的方框图。

参照图22，根据本发明构思的示例实施方式的电子系统1100可以包括控制器1110、输入/输出(I/O)装置1120、存储装置1130、接口1140和总线1150。控制器1110、输入/输出(I/O)装置1120、存储装置1130和/或接口1140可以通过总线1150彼此通信。总线1150可以用作数据传送的路径。

控制器1110可以包括微处理器、数字信号处理器、微控制器、以及逻辑元件中的至少一个，该逻辑元件能够执行与微处理器、数字信号处理器和微控制器的功能相似的功能。输入/输出装置1120可以包括小键盘、键盘、显示装置等。存储装置1130可以在其中存储数据和/或指令等。接口1140可以执行发送数据到通信网络或者从通信网络接收数据的功能。接口1140可以是有线型或者无线型。例如，接口1140可以包括天线、有线/无线收发器等。

虽然没有被示出，但是电子系统1100还可以包括高速DRAM和/或SRAM作为用于控制器1110的操作的运行存储器。根据本发明构思的示例实施方式的半导体器件可以被用作运行存储器。此外，根据本发明构思的示例实施方式的半导体器件可以被提供在存储装置1130中，或者被提供作为控制器1110、输入/输出装置1120等的一部分。

电子系统1100可以被用于个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、数字音乐播放器、存储卡或者能够在无线环境 中发送和/或接收信息的所有电子产品。

图23至图25示出包括根据本发明构思的示例实施方式的半导体器件的半导体系统。

图23示出平板PC 1200，图24示出笔记本电脑1300，图25示出智能电话1400。根据本发明构思的示例实施方式的半导体器件可以用于平板PC1200、笔记本电脑1300、智能电话1400等中。

根据本发明构思的示例实施方式的半导体器件可以被用于没有在这里示出的其它电子设备。例如，其它电子设备可以包括计算机、超便携移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、无线电话、移动电话、电子书、便携多媒体播放器(PMP)、便携式游戏机、导航装置、黑匣子、数码照相机、三维电视、数字音频记录器、数字音频播放器、数字图像记录器、数字图像播放器、数字视频记录器、数字视频播放器等。

虽然已经参照其示例实施方式示出和描述了本发明构思，但是对本领域普通技术人员将是明显的，可以在其中进行形式和细节上的各种改变，而没有脱离如权利要求所限定的本发明构思的精神和范围。