专利名称：内存供电控制电路的制作方法
技术领域：
本发明涉及一种内存供电控制电路。
背景技术：
目前，服务器及计算机产品中都会设置若干插接内存的内存插槽，根据内存插槽的数量设置提供内存供电的多相电源，具体来说该多相电源是通过多个同步整流驱动器来提供多相电源的。一般情况下不会在所有内存插槽上插接内存，但该多相电源中的所有同步整流驱动器仍然全部工作提供电源给内存插槽上的内存，从而会造成电能的浪费。
发明内容
鉴于上述内容，有必要提供一种可有较降低电能消耗的内存供电控制电路。一种内存供电控制电路，包括若干内存插槽、连接内存插槽的平台控制编译器及若干用于提供电流的同步整流驱动器，该内存供电控制电路还包括一复杂可编程逻辑器件，该复杂可编程逻辑器件连接至该平台控制编译器以该平台控制编译器读取的内存插槽的信息来判断内存插槽上插接的内存的数量，该复杂可编程逻辑器件的输出端分别连接至该若干同步整流驱动器中除去一个同步整流驱动器以外所有同步整流驱动器的相位引脚上，并根据插接的内存的数量对应控制与该复杂可编程逻辑器件相连接的同步整流驱动器的工作状态。上述内存供电控制电路通过该复杂可编程逻辑器件对与其相连的同步整流驱动器进行相应的控制，可使这些同步整流驱动器根据插入的内存数量进入相应的工作状态， 故可有效降低电能的消耗，有利于节能减排。
下面参照附图结合较佳实施方式对本发明作进一步详细描述图1为本发明内存供电控制电路较佳实施方式的框图。主要元件符号说明内存供电控制电路 100内存插槽10PCH20CPLD30第一同步整流驱动器 41第二同步整流驱动器 42第三同步整流驱动器 43第四同步整流驱动器 44第五同步整流驱动器 4具体实施例方式请参考图1，本发明内存供电控制电路100设置于服务器或计算机的主机板上，其较佳实施方式包括若干用于插接内存的内存插槽10、一 PCH(Platform Controller Hub, 平台控制编译器)20、一 CPLD (Complex Programmable Logic Device，复杂可编程逻辑器件)30及第一至第五同步整流驱动器41-45。其他实施方式中，该同步整流驱动器的数量可根据实际需要进行调整。每一内存插槽10均包括一数据引脚SDA及一时钟引脚SCL，该PCH20及该CPLD30 也包括一数据引脚SDA及一时钟引脚SCL。每一内存插槽10的数据引脚SDA及时钟引脚 SCL均通过SMBus (System ManagementBus，系统管理总线)分别与该PCH20的数据引脚SDA 及时钟引脚SCL相连，该PCH20的数据引脚SDA及时钟引脚SCL分别与该CPLD30的数据引脚SDA及时钟引脚SCL相连。该PCH20通过该SMBus与插接在内存插槽10上的内存进行通信，该第一至第五同步整流驱动器41-45用于提供电流给插接在内存插槽10上的内存， 该PCH20与内存进行通信的具体方式及该第一至第五同步整流驱动器41-45用于提供电流的后续供电电路均为现有技术，故此处不详细给出。该CPLD30包括四个数据输出端A1-A4，分别连接在该第二至第五同步整流驱动器 42-45的相位引脚PH上，该第一同步整流驱动器41的相位引脚PH空置(即该第一同步整流驱动器始终处于工作状态)，该CPLD30通过SMBus接收该PCH20读取的内存插槽10的信息来判断内存插槽10上插接的内存的数量，并根据该内存的数量对应控制该第二至第五同步整流驱动器42-45工作。例如，本实施方式中该内存插槽10的数量为九个，根据要求， 若插接内存的数量小于等于1时，则只有第一同步整流驱动器41工作，若插接内存的数量大于1且小于等于3时，则只有第一及第二同步整流驱动器41、42工作，若插接内存的数量大于3且小于等于5时，则只有第一至第三同步整流驱动器41-43工作，若插接内存的数量大于5且小于等于7时，则只有第一至第四同步整流驱动器41-44工作，若插接内存的数量大于7时，则第一至第五同步整流驱动器41-45均工作。为实现上述控制，可对CPLD30进行相应的编程，因编程的方式有很多，这里仅给出一种方式，其他实施方式可根据编程设计者的喜好进行编写，不局限于本实施方式。下面就对本实施方式的编程思路进行说明，首先设该输出端A1-A4输出的信号包括低电平信号“0”及高电平信号“1”，则编程结果为若插接内存的数量小于等于1时，则输出端A1-A4 输出的信号为“0000”，若插接内存的数量大于1且小于等于3时，则输出端A1-A4输出的信号为“0001”，若插接内存的数量大于3且小于等于5时，则输出端A1-A4输出的信号为 “0011”，若插接内存的数量大于5且小于等于7时，则输出端A1-A4输出的信号为“0111”， 若插接内存的数量大于7时，则输出端A1-A4输出的信号为“1111”。本发明内存供电控制电路100通过该CPLD30对该第二至第五同步整流驱动器 42-45的控制，可使该第一至第五同步整流驱动器41-45根据插入的内存数量进入相应的工作状态，故可有效降低电能的消耗，有利于节能减排。
权利要求
1.一种内存供电控制电路，包括若干内存插槽、连接内存插槽的平台控制编译器及若干用于提供电流的同步整流驱动器，其特征在于该内存供电控制电路还包括一复杂可编程逻辑器件，该复杂可编程逻辑器件连接至该平台控制编译器以该平台控制编译器读取的内存插槽的信息来判断内存插槽上插接的内存的数量，该复杂可编程逻辑器件的输出端分别连接至该若干同步整流驱动器中除去一个同步整流驱动器以外所有同步整流驱动器的相位引脚上，并根据插接的内存的数量对应控制与该复杂可编程逻辑器件相连接的同步整流驱动器的工作状态。
2.如权利要求1所述的内存供电控制电路，其特征在于该内存插槽的数量为九个，与该复杂可编程逻辑器件相连的同步整流驱动器的数量为四个，若插接内存的数量小于等于 1时，则该复杂可编程逻辑器件输出端输出的信号为“0000”，若插接内存的数量大于1且小于等于3时，则该复杂可编程逻辑器件输出端输出的信号为“0001”，若插接内存的数量大于3且小于等于5时，则该复杂可编程逻辑器件输出端输出的信号为“0011”，若插接内存的数量大于5且小于等于7时，则该复杂可编程逻辑器件输出端输出的信号为“0111”，若插接内存的数量大于7时，则该复杂可编程逻辑器件输出端输出的信号为“1111”，其中“0”代表低电平，“ 1”代表高电平，且当一个复杂可编程逻辑器件输出端输出的信号为高电平时，对应该输出端的同步整流驱动器工作。
3.如权利要求1所述的内存供电控制电路，其特征在于未与该复杂可编程逻辑器件连接的那一个同步整流驱动器始终处于工作状态。
全文摘要
一种内存供电控制电路，包括若干内存插槽、连接内存插槽的平台控制编译器、若干用于提供电流的同步整流驱动器及一复杂可编程逻辑器件，该复杂可编程逻辑器件连接至该平台控制编译器以该平台控制编译器读取的内存插槽的信息来判断内存插槽上插接的内存的数量，该复杂可编程逻辑器件的输出端分别连接至该若干同步整流驱动器中除去一个同步整流驱动器以外所有同步整流驱动器的相位引脚上，并根据插接的内存的数量对应控制与该复杂可编程逻辑器件相连接的同步整流驱动器的工作状态。该内存供电控制电路可有较降低电能消耗。
文档编号G11C5/14GK102486928SQ201010573099
公开日2012年6月6日 申请日期2010年12月4日 优先权日2010年12月4日
发明者付迎宾, 冯岚毅 申请人:鸿富锦精密工业(深圳)有限公司, 鸿海精密工业股份有限公司