读出放大器的制作方法

专利名称：读出放大器的制作方法
技术领域：
本披露涉及具有偏移量补偿的读出放大器。
背景技术：
在嵌入式动态随机存取存储器(eDRAM)中的位线读出放大器通常包括一个或两个交叉耦合晶体管或器件对。理想地，晶体管对中的一个晶体管的每个器件參数(诸如，阈值电压Vt、跨导系数P、节点电容等)与同一晶体管中的另一晶体管相同。然而，制造处理偏差导致不同晶体管的參数存在差异或偏移量。结果，甚至通过相同处理制造的两个晶体管也固有地具有两个不同值的两个阈值电压VU已经使用多种技术来补偿阈值 电压Vt的差异。然而，大多数技术不能在纳米级和/或在300MHz以上操作的由先进技术制造的eDRAM中使用。

发明内容
根据本发明的ー个方面，提供一种读出放大器，包括第一 PMOS晶体管，具有第一PMOS漏极、第一 PMOS源极、以及第一 PMOS栅极；第二 PMOS晶体管，具有第二 PMOS漏极、第二 PMOS源极、以及第二 PMOS栅极；第三PMOS晶体管，具有第三PMOS漏极、第三PMOS源极、以及第三PMOS栅极；第四PMOS晶体管，具有第四PMOS漏极、第四PMOS源极、以及第四PMOS栅极；第一 NMOS晶体管，具有第一 NMOS漏极、第一 NMOS源极、以及第一 NMOS栅极；第ニ NMOS晶体管，具有第二 NMOS漏极、第二 NMOS源极、以及第二 NMOS栅极；第三NMOS晶体管，具有第三NMOS漏极、第三NMOS源极、以及第三NMOS栅极；第四NMOS晶体管，具有第四NMOS漏极、第四NMOS源极、以及第四NMOS栅极；控制信号线；第一电源电压节点；第ニ电源电压节点；第一数据线；以及第ニ数据线；其中第一 PMOS源极、第二 PMOS源极、以及第ニ电源电压节点连接在一起；第一 NMOS源极、第三PMOS源极、第四PMOS源极、第二 NMOS源极、以及第一电源电压节点连接在一起；第三NMOS栅极、第四NMOS栅极、第三PMOS栅极、第四PMOS栅极连接在一起并且连接至控制信号线；第一数据线、第一 PMOS漏极、第一 NMOS漏极、第四NMOS漏极、以及第二 PMOS栅极连接在一起；第二数据线、第二 PMOS漏极、第二 NMOS漏极、第三NMOS漏极、以及第一 PMOS栅极连接在一起；第一 NMOS栅极、第三NMOS源极、以及第三PMOS漏极连接在一起；以及第二 NMOS栅极、第四NMOS源极、以及第四PMOS漏极连接在一起。优选地，当所述读出放大器读出时第三NMOS晶体管和第四匪OS晶体管被配置成导通；以及第三PMOS晶体管和第四PMOS晶体管被配置成截止。优选地，当读出放大器读出时，第一数据线和第二数据线中的至少ー个被配置成电连接至存储器単元。优选地，在读出放大器读出之前第三PMOS晶体管和第四PMOS晶体管被配置成导通；以及第三NMOS晶体管和第四NMOS晶体管被配置成截止。优选地，读出放大器适于具有第一数据线和第二数据线中的至少ー个，其中，第一数据线或第二数据线被配置成在一段时间周期内基于在第一电压节点处施加的高逻辑电平从低逻辑电平达到预定值。优选地，读出放大器适于具有第一数据线和第二数据线，其中，在第三PMOS晶体管和第四PMOS晶体管被配置成导通并且第三NMOS晶体管和第四NMOS晶体管被配置成截止之前，第一数据线和第二数据线被配置成处于低逻辑电平。优选地，第一数据线和第二数据线连接至充电和均衡电路。优选地，第一数据线和第二数据线电连接至相应的第三数据线和第四数据线。优选地，第一数据线和第二数据线通过相应的第一晶体管和第二晶体管电连接至 相应的第三数据线和第四数据线。根据本发明的另一方面，提供ー种方法，包括将第一数据线、第二数据线、第一电源信号、第二电源信号驱动为低逻辑值；停止驱动第一数据线、第二数据线、第一电源信号、以及第ニ电源信号；将第一电源信号驱动为高逻辑值；从而第一数据线的第一电压值和第ニ数据线的第二电压值升高；在第一电压值和/或第二电压值升高到预定电压值之后，停止驱动第一电源信号，从而第一电源信号和第二电源信号朝向预定电压值改变；将存储器単元电连接至第一数据线或第二数据线；将第一电源信号驱动为低逻辑值并且将第二电源信号驱动至高逻辑值；以及基于在第一数据线和第二数据线上的电压电平，检测存储在存储器单元中的数据值。优选地，第一电压值升高包括配置第一 NMOS晶体管以用作第一 MOS ニ极管；第一 NMOS晶体管的漏极连接至第一数据线；以及第二电压值升高包括配置第二 NMOS晶体管以用作第二MOS ニ极管；第二 NMOS晶体管的漏极连接至第二数据线。优选地，所述方法进ー步包括导通在第一 NMOS晶体管的栅极和源极之间连接的第一 PMOS晶体管，以配置第一 NMOS晶体管用作第一 MOS ニ极管；以及导通在第二 NMOS晶体管的栅极和漏极之间连接的第二 PMOS晶体管，以配置第二 NMOS晶体管用作第二 MOS ニ极管。优选地，所述方法进ー步包括截止在第一 NMOS晶体管的栅极和第三PMOS晶体管的栅极之间连接的第三NMOS晶体管；以及截止在第二 NMOS晶体管的栅极和第四PMOS晶体管的栅极之间连接的第四NMOS晶体管。优选地，当第一 PMOS晶体管和第二 PMOS晶体管截止；以及第三NMOS晶体管和第四NMOS晶体管导通时，检测电压电平。优选地，将第一数据线和第二数据线驱动为低逻辑值包括激活在第一 NMOS晶体管、第二 NMOS晶体管、以及第三NMOS晶体管的栅极处的信号；第一 NMOS晶体管连接在第一和第二数据线之间；第二 NMOS晶体管和第三NMOS晶体管串联连接在第一数据线和第二数据线之间；以及停止将第一数据线和第二数据线驱动为低逻辑值包括将第一电源信号驱动为高逻辑值。根据本发明的另一方面，提供ー种方法，包括将第一信号和第二信号驱动为高电平；将第一信号和第二信号驱动为低电平；为低电平的第二信号截止第一 NMOS晶体管和第ニ NMOS晶体管并且导通第一 PMOS晶体管和第二 PMOS晶体管；将第一电源信号驱动为高电平；停止将第ー电源信号驱动为高电平；将第二信号驱动为高电平，以导通第一 NMOS晶体管和第二 NMOS晶体管，并且截止第一 PMOS晶体管和第二 PMOS晶体管；将存储器単元电连接至第一数据线或第二数据线；以及将第一电源信号驱动为低电平并且将第二电源信号驱动为高电平；其中，第一 NMOS晶体管连接在第三PMOS晶体管的栅极和第三NMOS晶体管的栅极之间;第二 NMOS晶体管连接在第四PMOS晶体管的栅极和第四NMOS晶体管的栅极之间；第一 PMOS晶体管连接在第三NMOS晶体管的栅极和第一电源信号之间；第二 PMOS晶体管连接在第四NMOS晶体管的栅极和第一电源信号之间。优选地，将第一信号驱动为高电平，以使第一数据线和第二数据线处于低逻辑电平。优选地，将第一电源信号驱动为高电平以使第一数据线处的第一电压值和第二数 据线处的第二电压值増加，第一数据线连接至第三NMOS晶体管的漏极，并且第二数据线连接至第四NMOS晶体管的漏扱；以及在第一电压值或第二电压值达到预定值之后，停止驱动第一电源信号。优选地，第一电压值基于用作第一 MOS ニ极管的第三NMOS晶体管増加；以及第ニ电压值基于用作第二 MOS ニ极管的第四NMOS晶体管増加。优选地，导通第一 PMOS晶体管以使第三NMOS晶体管用作第一 MOS ニ极管；以及导通第二 PMOS晶体管导致第四NMOS晶体管用作第二 MOS ニ极管。


在以下附图和说明书中论述本披露的一个或多个实施例的详情。其他特征和优点从说明书、附图和权利要求将变得明显。图I是根据一些实施例的示出与存储器单元结合使用的读出放大器的电路的示意图。图2是示出在补偿模式下操作的图I的电路中的读出放大器的电路的示意图。图3是示出在读出模式下操作的图I中的电路的读出放大器的电路的示意图。图4是根据一些实施例的示出操作图I中的电路的方法的流程图。图5是根据一些实施例的与图4的方法中的步骤对应的波形的图表。在各个附图中的相似參考符号指示相似元件。
具体实施例方式以下使用特定语言披露在图中所示的实施例或实例。然而，将明白，实施例和实例不是限制性的。在所披露的实施例中的任何改变和修改、以及在本文献中披露的原理的任何进ー步应用都可以按照相关领域技术人员预期那样正常地发生。贯穿多个实施例，可以重复參考标号，但是即使一个实施例与另ー实施例的特征共享相同參考标号，也不要求一个实施例的特征应用于另ー实施例。一些实施例具有以下特征和/或优点中的一个或结合。所披露的补偿机构允许吉比特级别eDRAM中的读出放大器的最小偏移量和稳定操作、以及增加的存储器密度和性能。然而，仅补偿NMOS交叉耦合读出对的偏移量。由于存储器阵列中的位线被预先充电以接地，而不是传统电平 0. 5x VDD，所以不要求专用发生器。预充电和均衡晶体管接收不超过操作电压VDD的栅极电压。结果，晶体管具有高性能，可靠，并且可以是规则逻辑薄-氧化物晶体管。然而，提供高于VDD的电压电平的发生器可以具有较低发电容量并且占用较少面积。由于补偿，要求较少的位线分离，从而能够使位线结合另外的存储器単元。因此，存储器更加密集。全局位线通过类似串联方式的两个而不是三个NMOS晶体管放电。从而，读取电流较大，允许从(局域)位线到全局位线的数据转移比使用三个NMOS晶体管的电路更快。仅ー个信号被用于控制读出放大器模式，这比使用两个信号的其他方法有利。典型电路图I是根据一些实施例的示出与存储器单元195结合使用的读出放大器105的电路100的示意图。晶体管190允许通过位线BL和ZBL在读出放大器105和存储器单元195之间进行访问。位线BL和ZBL连接至相等数量的存储器単元，但是仅一个晶体管190和一个电容器195被示出用于解释。信号EQ和晶体管125、135和145被用于预充电和均衡位线BL和ZBL。代替“充 电”的术语“预充电”通常用于指示在读出或读取之前给位线BL和ZBL充电。晶体管145结合在位线BL和ZBL之间。晶体管125和135串联结合在位线BL和ZBL之间。当信号EQ被施加有高逻辑电平(High，高电平)吋，晶体管125、135和145导通，允许位线BL和ZBL在晶体管125和135的漏极处处于相同地电平(ground level) 0换句话说，位线BL和ZBL被预充电和均衡以接地。在该方面，多种实施例与位线BL和ZBL被预充电至不同于地(ground)的电压电平(诸如0. 5xVDD)的其他方法不同。在一些实施例中，由于电压VDD由其他晶体管使用，所以信号EQ的高逻辑电平是可容易地使用的操作电压VDD。字线WL导通或者截止晶体管190，以允许通过晶体管190对存储器单元195的访问。在图I的实例中，晶体管190和存储器単元195电结合至位线BL用于解释。根据存储器阵列中的实现，一些存储器単元可以连接至位线BL，同时ー些其他存储器単元可以连接至位线ZBL。当晶体管190的栅极处的字线WL被施加有低逻辑电平(Low，低电平)时，字线WL截止晶体管190，从而使存储器単元195与位线BL或与读出放大器105截止电连接。然而，当字线WL被施加有高电平吋，字线WL导通晶体管190，从而将存储器単元195电连接至位线BL。在一些实施例中，字线WL的高电压电平约为I. 3x VDD，字线WL的低电压电平低于地。在一些实施例中，存储器单元195是存储电荷的电容器。如图I中所示，当存储器単元195连接至位线BL时，存储器単元195与位线BL共享相同电荷。根据指示存储器单元195的逻辑电平的电荷，位线BL被以ー种方式或另ー种方式上拉。例如，如果存储器单元195存储低逻辑电平(例如，低电平)时，位线BL朝向地上拉。相反地，如果存储器単元195存储高逻辑电平吋，则位线BL朝向电压VDD上拉。在共享电荷之后，位线BL和位线ZBL之间的电压差(通常被称为位线分离)开始扩大(develop)。位线分离的幅度取决于存储器単元195和位线BL的电荷转移比率或容量。如果位线BL较长并且连接至许多存储器单元，则电荷比率变小并且位线分离減少。相反地，如果位线BL较短并且连接至较少存储器单元，则电荷比率变高并且位线分离增加。位线BL和ZBL用作读出放大器105的数据输入和输出(IO)。通常，除了当被预充电和均衡时，位线BL和ZBL为相互相反的电平。例如，如果位线BL为低电平，则位线ZBL为高电平，但是如果位线BL为高电平，则位线ZBL为低电平。在写循环中，将逻辑电平施加至第一位线并且将相反电平施加至另一位线，使得将第一位线处的逻辑电平写入存储器单元195。例如，将高电平施加至位线BL并且将低电平施加至位线ZBL，使得存储器単元195被写入高电平。相反地，将低电平施加至位线BL并且将高电平施加至位线ZBL，使得存储器単元195被写入低电平。在读取循环中，读出或读取位线BL和ZBL处的逻辑电平显示存储在存储器单元195中的数据。例如，如果存储器単元195存储高电平，则读出位线BL显示高电平。相反地，如果存储器単元195存储低电平，则读出位线BL显示低电平。当在位线BL和ZBL之间存在位线分离吋，则与晶体管130和140的VGS相比，晶体管110和120的电压VGS存在差异。读出放大器105读出或放大该电压差。电压VGS是从晶体管的栅极到源极的电压。信号CSL和晶体管155和165使得分别在位线BL和ZBL之间以及全局位线GBL和ZGBL之间进行数据转移。例如，当NMOS晶体管155和165的栅极处的信号CSL被 施加有低电平吋，晶体管155和165截止，并且用作开路。全局位线GBL和ZGBL与各个位线BL和ZBL截止电连接。然而，当信号CSL被施加有高电平吋，晶体管155和165导通并且用作短路。有效地，位线BL和ZBL上的数据被转移至相应全局位线GBL和ZGBL。信号SP和SN被用于导通或截止读出放大器105。信号SP通常被称为正电源电压，信号SN通常被称为负电源电压(甚至在很多情况下，信号SN具有正电压)。通常，当信号SP和SN处于相同电平时，放大器105截止，并且当信号SP处于VDD并且信号SN处于接地电平时，读出放大器105导通。读出放大器105 包括晶体管 110、120、130、140、150、160、170、和 180。NMOS 晶体管160结合在晶体管110和120的栅极之间。NMOS晶体管180结合在晶体管130和140的栅极之间。PMOS晶体管150结合在晶体管120的栅极和信号SN之间。PMOS晶体管170结合在晶体管140的栅极和信号SN之间。PMOS晶体管110和130对以及NMOS晶体管120和140对形成读出放大器105的读出对。通常，由于不匹配，诸如，由制造处理变化导致的不匹配，NMOS晶体管120和140和/或PMOS晶体管110和130具有不同特征，例如包括阈值电压Vt的差异，其导致不同的漏极到源极电流等。信号SAE与晶体管150、160、170和180 —起被配置成补偿晶体管120和140之间的不匹配。晶体管150和170被称为补偿使能晶体管(compensation enable transistor)。晶体管150和170的漏极结合至各个晶体管120和140的栅极，并且结合至各个晶体管160和180的源扱。晶体管150和170的栅极结合在一起，结合至晶体管160和180的栅极，并且结合至信号SAE。晶体管150和170的源极结合至信号SN。晶体管160和180被称为读出使能晶体管。晶体管160的漏极结合至晶体管110的栅极、晶体管130和140的漏极、以及位线ZBL。晶体管180的漏极结合至晶体管130的栅极、晶体管110和120的漏极、以及位线BL。信号SAE耦合至晶体管160、180、150和170的栅极。晶体管150、160、170和180作为开关，并且在适当时，根据应用的需要用作开路或短路。例如，当信号SAE被施加有低电平时，信号SAE导通PMOS晶体管150和170，但是截止NMOS晶体管160和180。被截止的晶体管160和180作为开路。被导通的晶体管150和170作为短路以补偿晶体管120和140之间的不匹配。相反地，当信号SAE被施加有高电平时，信号SAE截止PMOS晶体管150和170，但是导通NMOS晶体管160和180。被截止的晶体管150和170作为开路。被导通的晶体管160和180作为短路，并且能够通过晶体管110、130、120和140读出。在一些实施例中，晶体管150和170导通用于补偿。换句话说，读出放大器105在补偿模式下操作。然后，晶体管160和180导通，以使通过读出放大器105读出。换句话说，读出放大器105在读出模式下操作。晶体管150、160、170和180的操作的这种解释被简化用于解释目的。实际上，晶体管150、160、170和180中的每个是否打开或闭合取决于相应电压VGS和VGD而不是仅取决于信号SAE提供的栅极电压。电压VGS是晶体管的栅极和源极之间的下降的电压，同时电压VGD是晶体管的栅极和漏极之间的下降的电压。典型补偿模式图2是示出在补偿模式下操作的读出放大器105的电路200。在电路200中，信号SAE被施加有低电平。結果，由于在NMOS晶体管160和180的栅极处的信号SAE为低电平，NMOS晶体管160和180截止并且作为开路。为了解释，未画出晶体管160和180。同时，在PMOS晶体管150和170的栅极处的信号SAE也为低电平。PMOS晶体管150和170导通，并且用作短路。晶体管150被示出为结合晶体管120的栅极和信号SN的线。类似地，晶体管170被示出为结合晶体管140的栅极和信号SN的线。有效地，晶体管120的栅极和源极结合在一起，并且晶体管栅极和源极结合在一起。由于晶体管120的栅极和源极结合在一起，所以晶体管120用作MOS ニ极管。类似地，由于晶体管140的栅极和源极结合在一起，所以晶体管140也用作MOS ニ极管。典型i卖出模式图3是根据一些实施例的示出在读出模式下操作的读出放大器105的电路300。在电路300中，信号SAE被施加有高电平。由于在PMOS晶体管150和170的栅极处的信号SAE是高电平，所以PMOS晶体管150和170截止，并且用作开路。为了解释，未画出晶体管150和170。同吋，由于在NMOS晶体管160和180的栅极处的信号SAE是高电平，所以NMOS晶体管160和180导通，并且作为短路。晶体管160被示出为结合晶体管NM0S120的栅极和PMOS晶体管110的栅极的线。类似地，晶体管180被示出为结合NMOS晶体管140的栅极和PMOS晶体管130的栅极的线。本领域普通技术人员将认识到，在图3中绘制的晶体管110和120以及130和140为通常已知的交叉耦合。晶体管110和120的栅极结合在一起，并且结合至晶体管130和140的漏极以及位线ZBL。类似地，晶体管130和140的栅极结合在一起，并且结合至晶体管110和120的漏极以及位线BL。在一些实施例中，如在电路300中在读出模式下操作之前，读出放大器105在补偿模式下操作，如电路200中所示。数学计算为了解释，电压VtN120是NMOS晶体管120的阈值电压。电压VtN140是NMOS晶体管140的阈值电压。而且，电压VtN140小于VtN120。电压A V是电压VtN120和VtN140之间的电压差。换句话说，AV = VtN120-VtN140o电压VBL和VZBL是在各个位线BL和ZBL上的电压。电流1120和1140是流过各个晶体管120和140的饱和电流。电压VGS120 和VGS140分别是晶体管120和140的栅极和源极的电压。P是晶体管120和140中的每个的跨导系数。
在没有补偿的情况下，流过各个晶体管120和140的饱和电流IDS120和IDS140如下IDS120 = /2)x(VGS120-VtN120)2IDS140 = /2)x(VGS140-VtN140)2由于电压VtN140小于电压VtN120，所以电流IDS140大于电流IDS120。在补偿之后，即，在放大器105作为图2中的电路200操作之后VBL = VZBL+(VtN120-VtN140)当读出放大器105在读出模式下操作为图3中的电路300时 VGS120 = VGS140+AV= VGS140+(VtN120-VtN140)結果，IDS140 = ^ /2x(VGS140-VtN140)2IDS120 = ^ /2x (VGS140+VtN120-VtN140-VtN120)2= ^ /2x(VGS140-VtN140)2实际上，IDS140 = IDS120换句话说，晶体管120和140之间的差异或不匹配已经被补偿。典型方法和相应波形图4是根据一些实施例示出电路100的操作的方法400。图5是与图4中的方法400的步骤对应的波形的图表。在图5中，除非另外阐述，用于除了字线WL之外的相应信号的波形的低电平和高电平是相应的电压VSS和VDD。字线WL的低电平和高电平各为-0.4V和1.3x VDD0波形的虚线表示相应节点未被驱动，但是相应信号对其他信号和/或电路的操作起作用。在时间t4之前并且在时间t7之后，字线WL被驱动为低电平。存储器単元195不被访问用于读取。在时间t4和t7之间，字线WL被驱动为高电平。存储器195被访问用于读取。在步骤405中，在时间tl，读出放大器105进入充电状态。字线WL被驱动为低电平，使存储器単元195与位线BL和读出放大器105截止电连接。信号SAE被驱动为高电平。信号SN和SP被驱动为低电平以截止读出放大器105。信号EQ被驱动为高电平，以在晶体管125和135的漏极处将位线BL和ZBL充电和均衡至电压VSS。在步骤410中，在时间t2，信号EQ被驱动为低电平，以停止给位线BL和ZBL充电和均衡。在一些实施例中，为低电平的信号EQ还截止用于信号SP和SN的驱动器。結果，信号SP和SN浮置。在时间t7之后，直到信号EQ被驱动为高电平期间，信号EQ保持为低电平。在相同时间t2，信号SAE被驱动为低电平，导致电路100在补偿模式下操作，如电路200所示。晶体管120和140用作MOS ニ极管。另外，信号SN被驱动为到电压VDD的高电平。从而，信号SP跟随信号SN。晶体管120的源极处的位线BL和晶体管140的源极处的位线ZBL通过用作MOS ニ极管的各个晶体管120和140朝向高电平充电。由于晶体管120和140的阈值电压差，位线BL和位线ZBL被充电至不同电压电平。为了解释的目的，阈值电压VtN140小于阈值电压VtN120。結果，位线ZBL被充电至高于位线BL的电平。在步骤415中，在时间t3，在位线BL和位线ZBL被充电至约0. 5x VDD之后，驱动信号SN被释放。在时间t3和t4之间，位线BL和ZBL保持在约0. 5x VDD。然而，信号SN和SP朝向此时位线BL和ZBL所在的0. 5x VDD电平漂移。在步骤420中，在时间t4，在信号SN和SP达到0.5x VDD之后，信号SAE被施加有高电平。电路100在读出模式下操作，如图3中所示。
此时，VGSI20 = VGS140+(VtN120-VtN140)实际上，具有高于晶体管140的阈值电压VtN140的阈值电压VtN120的晶体管120具有高于晶体管140的电压VGS140的电压VGS120。而且，如以上解释那样均衡电流IDS120和IDS140。結果，晶体管120和140的阈值电压的差异被补偿。在步骤425中，在约时间t4之后或时间t4之后不久，字线WL被施加有高电平。晶体管190导通。存储器単元195电结合至位线BL。根据存储在195中的数据，位线BL被上拉或下拉，然而，位线ZBL不被驱动并且保持在先前电平。换句话说，位线BL和位线ZBL之间的位线分离扩大。为了解释的目的，位线BL被朝向高电平上拉，同时位线ZBL保持在接近 0. 5x VDD的电平。在步骤430中，在时间t5，当位线分离足够用于读出放大器105读出位线分离，或者换句话说，足够读出数据时，用低电平驱动信号SN，并且然后用高电平驱动信号SP，以导通读出放大器105。从而,位线分离进ー步扩大。在步骤435中，在时间t6，位线分离被扩大为全摆幅。换句话说，位线BL已经达到电压VDD，并且位线ZBL已经达到电压VSS。检测位线BL和ZBL上的电压电平显示存储在存储器単元195中的数据。在步骤440中，在时间t7，字线WL被施加有低电平，以使存储器单元195与位线BL截止电连接。在时间t7之后不久，信号SP被驱动为低电平，其与为低电平的信号SN —起，截止读出放大器105。信号EQ被驱动为高电平，类似于时间tl和t2之间的时间周期，使读出放大器处于预充电模式。已经描述了多个实施例。然而应该明白，在不脱离本披露的精神和范围的情况下可以作出多种修改。例如，被示出为特定掺杂类型(例如，N-型或P-型金属氧化物半导体(NM0S或PMOS))的多种晶体管用于解释目的，本披露的实施例不限于特定类型。选择用于特定晶体管的不同掺杂类型在多种实施例的范围内。在以上说明中使用的多种信号的低或高逻辑电平(例如，低电平或高电平)也用于解释目的。当使信号有效和/或无效时，多种实施例不限于特定电平。选择不同电平在多种实施例的范围内。一些实施例关于读出放大器。读出放大器包括第一 PMOS晶体管、第二 PMOS晶体管、第三PMOS晶体管、第四PMOS晶体管、第一 NMOS晶体管、第二 NMOS晶体管、第三NMOS晶体管、第四NMOS晶体管、控制信号线、第一电源电压节点、第二电源电压节点、第一数据线、以及第二数据线。第一 PMOS晶体管具有第一 PMOS漏极、第一 PMOS源极、以及第一 PMOS栅极。第二 PMOS晶体管具有第二 PMOS漏极、第二 PMOS源极、以及第二 PMOS栅极。第三PMOS晶体管具有第三PMOS漏极、第三PMOS源极、以及第三PMOS栅极。第四PMOS晶体管具有第四PMOS漏极、第四PMOS源极、以及第四PMOS栅极。第一 NMOS晶体管具有第一 NMOS漏极、第一 NMOS源极、以及第一 NMOS栅极。第二 NMOS晶体管具有第二 NMOS漏极、第二 NMOS源极、以及第二 NMOS栅极。第三NMOS晶体管具有第三NMOS漏极、第三NMOS源极、以及第三NMOS栅极。第四NMOS晶体管具有第四NMOS漏极、第四NMOS源极、以及第四NMOS栅极。第一 PMOS源极、第二 PMOS源扱、以及第ニ电源电压节点结合在一起。第一 NMOS源极、第三PMOS源极、第四PMOS源极、第二 NMOS源极、以及第一电源电压节点结合在一起。第三NMOS栅极、第四NMOS栅极、第三PMOS栅极、以及第四PMOS栅极结合在一起并且结合至控制信号线。第一数据线、第一 PMOS漏极、第一 NMOS漏极、第四NMOS漏极、以及第二 PMOS栅极结合在一起。第二数据线、第二 PMOS漏极、第二 NMOS漏极、第三NMOS漏极、以及第一 PMOS栅极结合在一起。第一 NMOS栅极、第三NMOS源极、以及第三PMOS漏极结合在一起。第二 NMOS栅极、第四NMOS源极、以及第四PMOS漏极结合在一起。一些实施例是关于方法的。该方法将第一数据线、第二数据线、第一电源信号、以及第ニ电源信号驱动为低逻辑值。该方法停止驱动第一数据线、第二数据线、第一电源信 号、以及第二电源信号。该方法将第一电源信号驱动至高逻辑值。第一数据线的第一电压值和第二数据线的第二电压值从而升高。该方法在第一电压值和/或第二电压值升高到预定值之后停止驱动第一电源信号。第一电源信号和第二电源信号从而朝向预定电压值改变。该方法将存储器単元电结合至第一数据线或第二数据线。该方法将第一电源信号驱动至数据低逻辑值，并且将第二电源信号驱动至高逻辑值。该方法基于第一和第二数据线上的电压电平检测存储在存储器単元中的数据值。一些实施例关于方法。该方法将第一信号和第二信号驱动为高。该方法将第一信号和第二信号驱动为低。为低的第二信号截止第一 NMOS晶体管和第二 NMOS晶体管并且导通第一 PMOS晶体管和第二 PMOS晶体管。该方法将第一电源信号驱动为高。该方法停止将第一电源信号驱动为高。该方法将第二信号驱动为高，以导通第一NMOS晶体管和第二NMOS晶体管，并且截止第一 PMOS晶体管和第二 PMOS晶体管。该方法将存储器単元电结合至第一数据线或第二数据线。该方法将第一电源信号驱动为低并且将第二电源信号驱动为高。第一 NMOS晶体管结合在第三PMOS晶体管和第三NMOS晶体管的栅极之间。第二 NMOS晶体管结合在第四PMOS晶体管和第四NMOS晶体管的栅极之间。第一 PMOS晶体管结合在第三NMOS晶体管的栅极和第一电源信号之间。第二 PMOS晶体管结合在第四NMOS晶体管的栅极和第一电源信号之间。以上方法示出了典型步骤，但是它们不必须按照所示的顺序执行。根据所披露实施例的精神和范围，在适当时，步骤可以被添加、代替、改变顺序、和/或去除。
权利要求
1.一种读出放大器，包括 第一 PMOS晶体管，具有第一 PMOS漏极、第一 PMOS源极、以及第一 PMOS栅极； 第二 PMOS晶体管，具有第二 PMOS漏极、第二 PMOS源极、以及第二 PMOS栅极； 第三PMOS晶体管，具有第三PMOS漏极、第三PMOS源极、以及第三PMOS栅极； 第四PMOS晶体管，具有第四PMOS漏极、第四PMOS源极、以及第四PMOS栅极； 第一 NMOS晶体管，具有第一 NMOS漏极、第一 NMOS源极、以及第一 NMOS栅极； 第二 NMOS晶体管，具有第二 NMOS漏极、第二 NMOS源极、以及第二 NMOS栅极； 第三NMOS晶体管，具有第三NMOS漏极、第三NMOS源极、以及第三NMOS栅极； 第四NMOS晶体管，具有第四NMOS漏极、第四NMOS源极、以及第四NMOS栅极； 控制信号线； 第一电源电压节点； 第二电源电压节点； 第一数据线；以及 第二数据线； 其中 所述第一 PMOS源极、所述第二 PMOS源扱、以及所述第二电源电压节点连接在一起；所述第一 NMOS源极、所述第三PMOS源极、所述第四PMOS源极、所述第二 NMOS源极、以及所述第一电源电压节点连接在一起； 所述第三NMOS栅极、所述第四NMOS栅极、所述第三PMOS栅极、所述第四PMOS栅极连接在一起并且连接至所述控制信号线； 所述第一数据线、所述第一 PMOS漏极、所述第一 NMOS漏极、所述第四NMOS漏扱、以及所述第二 PMOS栅极连接在一起； 所述第二数据线、所述第二 PMOS漏极、所述第二 NMOS漏极、所述第三NMOS漏扱、以及所述第一 PMOS栅极连接在一起； 所述第一 NMOS栅极、所述第三NMOS源极、以及所述第三PMOS漏极连接在一起；以及 所述第二 NMOS栅极、所述第四NMOS源极、以及所述第四PMOS漏极连接在一起。
2.根据权利要求I所述的读出放大器，其中，当所述读出放大器读出时 所述第三NMOS晶体管和所述第四NMOS晶体管被配置成导通；以及 所述第三PMOS晶体管和所述第四PMOS晶体管被配置成截止，所述第一数据线和所述第二数据线中的至少ー个被配置成电连接至存储器単元。
3.根据权利要求I所述的读出放大器，其中，在所述读出放大器读出之前 所述第三PMOS晶体管和所述第四PMOS晶体管被配置成导通；以及 所述第三NMOS晶体管和所述第四NMOS晶体管被配置成截止，以及所述读出放大器适于具有至少ー个所述第一数据线或所述第二数据线中，其中，所述第一数据线或所述第二数据线被配置成在一段时间周期内基于在所述第一电压节点处施加的高逻辑电平从低逻辑电平达到预定值。
4.根据权利要求I所述的读出放大器，其中，在所述读出放大器读出之前 所述第三PMOS晶体管和所述第四PMOS晶体管被配置成导通；以及 所述第三NMOS晶体管和所述第四NMOS晶体管被配置成截止，以及所述读出放大器适于具有所述第一数据线和所述第二数据线，其中，在所述第三PMOS晶体管和所述第四PMOS晶体管被配置成导通并且所述第三NMOS晶体管和所述第四NMOS晶体管被配置成截止之前，所述第一数据线和所述第二数据线被配置成处于低逻辑电平。
5.根据权利要求I所述的读出放大器，其中，所述第一数据线和所述第二数据线连接至充电和均衡电路，以及， 所述第一数据线和所述第二数据线通过相应的第五晶体管和第六晶体管电连接至相应的第三数据线和第四数据线。
6.ー种方法，包括 将第一数据线、第二数据线、第一电源信号、第二电源信号驱动为低逻辑值； 停止驱动所述第一数据线、所述第二数据线、所述第一电源信号、以及所述第二电源信 号; 将所述第一电源信号驱动为高逻辑值；从而所述第一数据线的第一电压值和所述第二数据线的第二电压值升高； 在所述第一电压值和/或所述第二电压值升高到预定电压值之后，停止驱动所述第一电源信号，从而所述第一电源信号和所述第二电源信号朝向所述预定电压值改变； 将存储器単元电连接至所述第一数据线或所述第二数据线； 将所述第一电源信号驱动为所述低逻辑值并且将所述第二电源信号驱动至所述高逻辑值；以及 基于在所述第一数据线和所述第二数据线上的电压电平，检测存储在所述存储器単元中的数据值。
7.根据权利要求6所述的方法，其中 所述第一电压值升高包括配置第一 NMOS晶体管以用作第一 MOS ニ极管；所述第一NMOS晶体管的漏极连接至所述第一数据线；以及 所述第二电压值升高包括配置第二 NMOS晶体管以用作第二 MOS ニ极管；所述第二NMOS晶体管的漏极连接至所述第二数据线。
8.根据权利要求6所述的方法，所述方法进ー步包括 导通在所述第一 NMOS晶体管的栅极和源极之间连接的第一 PMOS晶体管，以配置所述第一 NMOS晶体管用作所述第一 MOS ニ极管； 导通在所述第二 NMOS晶体管的栅极和漏极之间连接的第二 PMOS晶体管，以配置所述第二 NMOS晶体管用作所述第二 MOS ニ极管；截止在所述第一 NMOS晶体管的栅极和第三PMOS晶体管的栅极之间连接的第三NMOS晶体管；以及 截止在所述第二 NMOS晶体管的栅极和第四PMOS晶体管的栅极之间连接的第四NMOS晶体管，其中，当所述第一 PMOS晶体管和所述第二 PMOS晶体管截止；以及所述第三NMOS晶体管和所述第四NMOS晶体管导通时，检测存储在所述存储器単元中的所述数据值。
9.根据权利要求6所述的方法，其中 将所述第一数据线和所述第二数据线驱动为所述低逻辑值包括激活在第一 NMOS晶体管、第二 NMOS晶体管、以及第三NMOS晶体管的栅极处的信号； 所述第一 NMOS晶体管连接在所述第一数据线和所述第二数据线之间； 所述第二 NMOS晶体管和所述第三NMOS晶体管串联连接在所述第一数据线和所述第二数据线之间；以及 停止将所述第一数据线和所述第二数据线驱动为所述低逻辑值包括将所述第一电源信号驱动为高逻辑值。
10.ー种方法，包括 将第一信号和第二信号驱动为高电平； 将所述第一信号和所述第二信号驱动为低电平；为低电平的所述第二信号截止第一NMOS晶体管和第二 NMOS晶体管并且导通第一 PMOS晶体管和第二 PMOS晶体管； 将第一电源信号驱动为高电平； 停止将所述第一电源信号驱动为高电平； 将所述第二信号驱动为高电平，以导通所述第一NMOS晶体管和所述第二NMOS晶体管，并且截止所述第一 PMOS晶体管和所述第二 PMOS晶体管； 将存储器単元电连接至第一数据线或第二数据线；以及 将所述第一电源信号驱动为低电平并且将第二电源信号驱动为高电平； 其中 所述第一 NMOS晶体管连接在第三PMOS晶体管的栅极和第三NMOS晶体管的栅极之间； 所述第二 NMOS晶体管连接在第四PMOS晶体管的栅极和第四NMOS晶体管的栅极之间； 所述第一 PMOS晶体管连接在所述第三NMOS晶体管的栅极和所述第一电源信号之间； 所述第二 PMOS晶体管连接在所述第四NMOS晶体管的栅极和所述第一电源信号之间。
11.根据权利要求10所述的方法，其中，将所述第一信号驱动为高电平，以使第一数据线和第二数据线处于低逻辑电平， 将所述第一电源信号驱动为高电平以使所述第一数据线处的第一电压值和所述第二数据线处的第二电压值増加，所述第一数据线连接至所述第三NMOS晶体管的漏极，并且所述第二数据线连接至所述第四NMOS晶体管的漏扱；以及 在所述第一电压值或所述第二电压值达到预定值之后，停止将所述第一电源信号驱动为闻电平。
12.根据权利要求10所述的方法，其中， 所述第一电压值基于用作第一 MOS ニ极管的所述第三NMOS晶体管増加；以及 所述第二电压值基于用作第二 MOS ニ极管的所述第四NMOS晶体管増加， 导通所述第一 PMOS晶体管以使所述第三NMOS晶体管用作第一 MOS ニ极管；以及 导通所述第二 PMOS晶体管导致所述第四NMOS晶体管用作第二 MOS ニ极管。
全文摘要
本发明公开一种读出放大器，其包括第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第四PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管、以及第四NMOS晶体管。第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、以及第二NMOS晶体管形成交叉耦合读出对。第三PMOS和第四PMOS晶体管用作补偿晶体管。第三NMOS和第四NMOS晶体管用作读出使能晶体管。
文档编号G11C11/4091GK102646444SQ20111024928
公开日2012年8月22日 申请日期2011年8月26日 优先权日2011年2月17日
发明者穆罕默德·努莫, 谢尔吉·罗曼诺夫斯基 申请人:台湾积体电路制造股份有限公司