专利名称：存储设备和半导体设备的制作方法
技术领域：
本发明涉及存储设备。进一步地，本发明涉及包括存储设备的半导体设备。
背景技术：
近年来，具有半导体特性的金属氧化物，即具有高迁移率和均一元件特性的氧化物半导体，作为晶体管的活性层的材料而受到关注。各种金属氧化物被用于广泛的应用中。 例如，氧化铟被用于液晶显示设备的像素电极的材料。这类有半导体特性的金属氧化物的示例包括氧化钨、氧化锡、氧化铟、和氧化锌。已知某种晶体管，在每个晶体管中使用这种具有半导体特性的金属氧化物来形成沟道形成区(专利文献1和2)。[参考文献][专利文献1]日本公开专利申请No.2007-123861[专利文献2]日本公开专利申请No. 2007-09605
发明内容
半导体存储设备(此处也简称为存储设备)的示例包括归类为易失性存储器的 DRAM和SRAM ；归类为非易失性存储器的掩模ROM、EPROM、EEPR0M、闪存存储器、和铁电存储器；诸如此类。这些使用单晶半导体衬底形成的存储器的绝大部分已经被投入实际应用中。 在这些存储设备中，DRMA具有简单的结构，此结构中一个存储单元(memory cell)具有一个晶体管和一个电容器，且比诸如SRAM的其它存储设备需要更少的半导体元件来形成存储单元。因此，和其它存储设备相比，每单位面积的存储容量得以增加，从而实现了成本降低。如上所述，DRAM适用于大储存容量，但是其它存储设备中的每单位面积存储容量需要进一步增加，以实现具有更高集成度的集成电路，同时抑制芯片尺寸的增加。为此目的，设置于每个存储单元内的用于保持电荷的电容器的面积必须减小，且每个存储单元的面积必须减小。然而，随着电容值因电容器面积的减小而降低，对应于不同数字值的电荷量间的差别变小。因此，如果晶体管的截止态电流值是高的，则难以维持数据的精确度，且保持时间趋于变短。因此，刷新操作的频率增加且功耗增加。此外，当增加存储单元数量以期获得大储存容量时，连接到一条位线的存储单元的数量增加，或者致使一条位线的距离变长。因此，位线的寄生电容和寄生电阻增加；因此， 由于电容器的面积减少，数字值之间的电荷量之间的差别变小。结果是，难以读取上述电荷量之间的差别；换言之，难以通过位线精确读取数据；因此，错误发生率增加。此外，当存储单元的数量增加时，和位线的情况一样，连接到一条字线的存储单元的数量增加，或致使一条字线的距离变长。因此，字线的寄生电容和寄生电阻增加；因此，输入字线的信号脉冲被延迟，或者字线的电位降变大。结果，当通过字线将用于控制晶体管开关的信号提供给存储单元时，存储单元在系列操作，例如数据写、保持、和读取中发生故障；例如，数据未写入、因数据未被充分保持而导致数据丢失、或因读取数据用时过多导致数据未准确读取；因此，错误的发生率增加。鉴于上述问题，本发明实施例的一个目的是提出一种存储设备，在其中确保了数据保持的时间段，且每单位面积的存储容量得以增加。另外，本发明实施例的另一个目的是提出一种存储设备，在其中减少了错误发生率，且每单位面积的存储容量得以增加。另外， 本发明实施例的又一个目的是使用上述存储设备实现高度集成的半导体设备。另外，本发明实施例的又一个目的是使用上述存储设备实现高度可靠的半导体设备。发明者考虑到，当连接到一条位线的存储单元数量减少时，替之以位线数量的增加，即使当存储单元数量增加时，也可减少位线的寄生电容和寄生电阻。然而，当位线数量增加时，多个单元阵列(每个单元阵列包括多个存储单元)的形状是存储单元的布局在此形状中沿着一个方向延展伸长，长宽比远远超过1。当单元阵列的长宽比远远超过1时，存储设备的通用性(versatility)变低。此外，当设计使用该存储设备的集成电路时，对于布局的限制增大。因此，在根据本发明实施例的存储设备中，多个位线被分成几个组，多个字线也被分成几个组。分配到一组的字线被连接到存储单元，该存储单元连接到分配到一组的位线。此外，对以上多个位线的驱动是在各组内由多个位线驱动电路来控制的。采用以上结构，设计单元阵列的布局变得更为容易，因此长宽比接近于1。此外，在本发明的一个实施例中，在驱动电路上形成单元阵列，所述驱动电路包括上述多个位线驱动电路和一个字线驱动电路。驱动电路和单元阵列以三维方式彼此交叠， 从而即使当设置多个位线驱动电路时，亦可使存储设备的占用面积小。特别地，本发明的一个实施例是存储设备，其包括用于驱动多个第一位线的第一位线驱动电路；用于驱动多个第二位线的第二位线驱动电路；用于驱动多个第一字线和多个第二字线的字线驱动电路；以及具有多个第一存储单元的第一单元阵列和具有多个第二存储单元的第二单元阵列。在此存储设备中，第一存储单元包括第一晶体管，在第一晶体管中栅电极电连接到所述多个第一字线中的一个，源电极和漏电极中的一个电连接到所述多个第一位线中的一个；以及第一电容器，在第一电容器中一个电极电连接到第一晶体管的源电极和漏电极中的另一个。在此存储设备中，第二存储单元包括第二晶体管，在第二晶体管中栅电极电连接到所述多个第二字线中的一个，源电极和漏电极中的一个电连接到所述多个第二位线中的一个；以及第二电容器，在第二电容器中一个电极电连接到第二晶体管的源电极和漏电极中的另一个。第一单元阵列被设置在第一位线驱动电路上方，从而和第一位线驱动电路交叠，而第二单元阵列被设置在第二位线驱动电路上方，从而和第二位线驱动电路交叠。此外，在本发明的一个实施例中，诸如硅或锗的半导体被用于用于驱动电路的晶体管等半导体元件。此外，带隙比上述硅或锗宽的，诸如氧化物半导体的半导体，被用于每个单元阵列的每个存储单元中所含的晶体管。和具有诸如硅或锗的半导体的晶体管的截止态电流相比，具有宽带隙的半导体 (诸如氧化物半导体的)在其内被用于活性层的晶体管的截止态电流非常低。因此，通过使用上述截止态电流极低的晶体管，可为存储单元避免电荷从电容器漏泄。因此，即便当电容器的尺寸因存储单元的小型化而减小，仍可避免刷新操作频率的升高。
换言之，一种存储设备，其中第一晶体管和第二晶体管各自是将氧化物半导体用于活性层的晶体管，该存储设备也是本发明的一个实施例。另一方面，诸如多晶硅、单晶硅、多晶锗、或单晶锗的半导体被用于活性层的晶体管的迁移率要高于具有宽带隙的半导体被用于活性层的晶体管的迁移率。因此，可通过为驱动电路使用具有高迁移率的晶体管来高速驱动存储设备。换言之，一种存储设备，其中第一位线驱动电路、第二位线驱动电路、及字线驱动电路各自具有多晶硅、单晶硅、多晶锗、或单晶锗被用于活性层的晶体管，该存储设备也是本发明的实施例。根据本发明一个实施例的存储设备可减少电连接到位线的元件数量。换言之，位线的寄生电容可被减小。此外，根据电连接至位线的元件数量的减少，该位线可被缩短。换言之，位线的寄生电容可被减小。因此，即便当设置在存储单元中的电容器的电容(尺寸) 被减小时，数据仍可被保持在存储单元中。因此，每单位面积的存储容量可增加。根据本发明一个实施例的存储设备可减小错误发生率并增加每单位面积的存储容量。此外，根据本发明一个实施例的半导体设备可通过上述存储设备的使用来提高密度，因此可被小型化。 此外，根据本发明一个实施例的半导体设备可通过上述存储设备的使用来改进可靠性。
图1是示出存储设备的结构示例的概念图。图2是示出单元阵列的结构示例的电路图。图3是示出驱动电路的结构示例的框图。图4是示出读取电路的结构示例的电路图。图5是示出存储设备的结构示例的截面图。图6A和6B是示出晶体管的变型示例的截面图。图7A到7D是示出晶体管的变型示例的截面图。图8A到8D是各自示出用于制造半导体的方法的一个示例的截面图。图9是示出微处理器的配置示例的框图。图10是示出RF标签的配置示例的框图。图IlA到IlC是示出半导体设备的特定示例的图。图12A到12E例示根据本发明一个实施例的氧化物材料的结构。图13A到13C例示根据本发明一个实施例的氧化物材料的结构。图14A到14C例示根据本发明一个实施例的氧化物材料的结构。图15示出通过计算得到的栅极电压对迁移率的依赖性。图16A到16C示出通过计算得到的栅极电压对漏极电流和迁移率的依赖性。图17A到17C示出通过计算得到的栅极电压对漏极电流和迁移率的依赖性。图18A到18C示出通过计算得到的栅极电压对漏极电流和迁移率的依赖性。图19A和19B例示用于计算中的晶体管的横截面结构。图20A到20C各自示出包含氧化物半导体薄膜的晶体管的特性。图21A和21B示出在样本1的晶体管BT测试后的Vgs-Ids特性。图22A和22B示出在样本2的晶体管BT测试后的Vgs-Ids特性。
图23是示出Vgs对Ids和场效应迁移率的依赖性的图表。图24A和24B分别是示出衬底温度和阈值电压之间关系的图表，以及衬底温度和场效应迁移率之间关系的图表。图25是示出样本A和样本B的XRD谱的图表。图沈是示出晶体管的截止态电流和衬底温度之间关系的图表。图27A和27B示出根据本发明一个实施例的晶体管的结构。图28A和^B示出根据本发明一个实施例的晶体管的结构。
具体实施例方式下文中将参考附图详细描述本发明的各个实施例和示例。要注意，本发明不限于以下描述，且本领域技术人员将容易理解，可在不背离本发明精神与范围的情况下进行各种变化和修改。因此，本发明不应被解释为受限于以下实施例和示例中的描述。注意，本发明在其范畴内包括所有内部可使用存储设备的半导体设备例如，诸如微处理器和图像处理电路的集成电路、RF标签、存储媒介、和半导体显示设备。并且，半导体显示设备在其范畴内包括在像素部分或驱动电路部分中含有使用半导体薄膜的电路元件的半导体显示设备，例如液晶显示设备、发光设备(其中为每个像素设置以有机发光元件(OLED)为代表的发光元件)、电子报纸、数字微镜像设备(DMD)、等离子显示平板(PDP) 和场发射显示器(FED)。实施例1首先，将参照图1、图2、图3、图4和图5来描述本发明一实施例的存储设备。存储设备的结构示例图1是示出本发明一个实施例的存储设备的结构示例的概念图。图1中所例示的存储设备通过使用半导体衬底100而包括字线驱动电路101 ；第一位线驱动电路102a、 第二位线驱动电路102b和第三位线驱动电路102c ；以及设置在第一位线驱动电路10 上以与第一位线驱动电路10 相交叠的第一单元阵列103a，设置在第二位线驱动电路102b 上以与第二位线驱动电路102b相交叠的第二单元阵列103b，和设置在第三位线驱动电路 102c上以与第三位线驱动电路102c相交叠的第三单元阵列103c。注意在图1中，包括字线驱动电路101，以及第一位线驱动电路10 至第三位线驱动电路102c的部分与包括第一单元阵列103a至第三单元阵列103c的部分是分开示出的；然而，两个部分都被设置为在存储设备中堆叠。作为半导体衬底100，可使用使用属于元素周期表14族的元素(例如硅、锗、硅锗、或碳化硅)所形成的半导体衬底；复合物半导体衬底，例如砷化镓衬底或磷化铟衬底； SOI衬底；或其它。注意，通常，术语“S0I衬底”指的是硅层设置在绝缘表面上的一种衬底。 在本文说明书等中，术语“S0I衬底”还表示一种衬底，其中含除硅以外材料的半导体层设置在绝缘表面上。此外，SOI衬底可以是一种具如此结构的衬底其中半导体层设置在诸如玻璃衬底的绝缘衬底上，其中间夹有绝缘层。注意，在图1中，在存储设备中有三个位线驱动电路和三个单元阵列；然而，该存储设备可具有k(k为2或更大的自然数)个位线驱动电路，以及k个单元阵列，该k个单元阵列设置在位线驱动电路上，各自对应k个位线驱动电路中的一个，从而与k个位线驱动电路中的对应一个相交叠。单元阵列的结构示例图2是示出单元阵列(第一单元阵列103a到第三单元阵列103c)的结构示例的电路图。图2中所例示的第一单元阵列103a包括多个第一字线104a、多个第一位线105a、 和设置在矩阵中的多个第一存储单元106a。注意，多个第一存储单元106a的每一个包括一个晶体管107a，该晶体管107a中，栅电极电连接到多个第一字线10 中的一个，源电极和漏电极中的一个电连接到多个第一位线10 中的一个；以及一个电容器108a，在该电容器 108a中，电极中的一个电连接到晶体管107a的源电极和漏电极中的另一个，且电极中的另一个电连接到电容器线。此外，多个第一字线10 的每一个的电势由字线驱动电路101所控制。换言之，字线驱动电路101是用于控制在第一存储单元106a中所含的晶体管的切换的电路。此外，多个第一位线10 的每一个的电势是由第一位线驱动电路10 所控制和判定的。具体地，当在特定第一存储单元106a中写入数据时，电连接到特定第一存储单元 106a的第一位线10 的电势由第一位线驱动电路10 所控制，从而得到对应于数据的电势；当从特定第一存储单元106a中读取数据时，电连接到特定第一存储单元106a的第一位线10 的电势被判定从而数据被读取。换言之，第一位线驱动电路10 是用于写入数据到第一存储单元106a并用于从中读取数据的电路。图2中所例示的第二单元阵列10 和第三单元阵列103c具有和图2中的第一单元阵列103a类似的结构。特别地，第二单元阵列10 包括多个第二字线104b，多个第二位线10 ，和设置在矩阵中的多个第二存储单元106b。注意，第二存储单元106b具有和第一存储单元106a类似的电路配置。特别地，多个第二存储单元106b的每一个包括一个晶体管107b，该晶体管107b中，栅电极电连接到多个第二字线104b中的一个，源电极和漏电极中的一个电连接到多个第二位线10 中的一个；以及一个电容器108b，在该电容器108b 中，电极中的一个电连接到晶体管107b的源电极和漏电极中的另一个，且电极中的另一个电连接到电容器线。此外，多个第二字线104b的每一个的电势由字线驱动电路101所控制。 此外，多个第二位线10 的每一个的电势是由第二位线驱动电路102b所控制和判定的。类似地，第三单元阵列103c包括多个第三字线104c，多个第三位线105c，和设置在矩阵中的多个第三存储单元106c。注意，第三存储单元106c具有和第一存储单元106a 以及第二存储单元106b类似的电路配置。特别地，多个第三存储单元106b的每一个包括一个晶体管107c，该晶体管107c中，栅电极电连接到多个第三字线l(Mc中的一个，源电极和漏电极中的一个电连接到多个第三位线105c中的一个；以及一个电容器108c，在该电容器108c中，电极中的一个电连接到晶体管107c的源电极和漏电极中的另一个，且电极中的另一个电连接到电容器线。此外，多个第三字线l(Mc的每一个的电势由字线驱动电路101 所控制。此外，多个第三位线105c的每一个的电势是由第三位线驱动电路102c所控制和判定的。驱动电路的结构示例图3是示出驱动电路(字线驱动电路101、第一位线驱动电路10 至第三位线驱动电路102c，等等)的结构示例的框图。注意在图3中，根据功能分类的电路被例示为单独的方框。然而，完全根据实际电路的功能来分类实际电路是困难的，有可能一个电路要有多个功能。
图3中例示的存储设备包括第一单元阵列103a、第二单元阵列103b、和第三单元阵列103c ；以及驱动电路120。驱动电路120包括字线驱动电路101，以及第一位线驱动电路10 至第三位线驱动电路102c。此外，驱动电路120包括控制电路110，用于控制字线驱动电路101，以及第一位线驱动电路10 至第三位线驱动电路102c的操作。此外，图3中所例示的第一位线驱动电路10 包括写入电路810，用于将数据写入第一单元阵列103a的选定存储单元，以及读取电路811，用于生成包括从第一单元阵列 103a所读取的数据的信号。写入电路810包括解码器812、电平转移器813、和选择器814。注意，第二位线驱动电路102b和第三位线驱动电路102c具有和第一位线驱动电路10 相类似的电路配置。因此，对于第二位线驱动电路102b和第三位线驱动电路102c 的特定电路配置，可参考第一位线驱动电路10 的上述配置。此外，图3中例示的字线驱动电路101具有解码器815、电平转移器816、和缓冲器 817。接下来，将示出图3中例示的驱动电路的操作的特定示例。当包括地址(Ax，Ay)的信号AD输入到图3中例示的控制电路110时，控制电路 110在第一单元阵列103a、第二单元阵列103b、和第三单元阵列103c之间判定上述地址的存储单元属于多个单元阵列中的哪一个。当上述存储单元例如属于第一单元阵列103a时， 地址Ax，即所述地址的列方向上的数据，被发送给与第一单元阵列103a相对应的第一位线驱动电路102a。此外，控制电路110发送包括数据的信号DATA到上述的第一位线驱动电路 10加。此外，地址Ay，即所述地址的行方向上的数据，被发送给字线驱动电路101。根据信号RE (读使能)、信号TO (写使能)、或其它提供给控制电路110的信号来选择在第一单元阵列103a至第三单元阵列103c中的写入数据操作和读取数据操作。例如，在第一存储单元阵列103a中，当根据信号WE选择了写入操作，响应于来自控制电路110的指令，在字线驱动电路101中所含的解码器815中生成用于选中对应于地址Ay的存储单元的信号。由电平转移器816来调整该信号的幅度，然后在缓冲器817中处理信号的波形，经处理的信号经第一字线输入给第一单元阵列103a。在第一位线驱动电路10 中，响应于来自控制电路110的指令，生成用于在解码器812中选中的存储单元中选中对应地址Ax的一个存储单元的信号。由电平转移器813 来调整信号的幅度，然后经处理的信号输入到选择器814。在选择器814中，根据输入信号来采样信号DATA，且被采样的信号被输入对应于地址(Ax，Ay)的存储单元。当根据信号RE选择了读取操作，响应于来自控制电路110的指令，在字线驱动电路101中所含的解码器815中生成用于选中对应于地址Ay的存储单元的信号。由电平转移器816来调整该信号的幅度，然后在缓冲器817中处理信号的波形，经处理的信号输入给第一单元阵列103a。在第一位线驱动电路10 内所含的读取电路811中，响应于来自控制电路110的指令，在解码器815中所选中的存储单元中选择对应于地址Ax的存储单元。在读取电路811中，读取存储在对应于地址(Ax，Ay)的存储单元中的数据，并生成具有该数据的信号。注意，根据本发明一个实施例的存储设备可被设置为带有连接端子，该连接端子可安装在印刷线路板或其它上，并可用树脂或其它来保护，即可被封装。此外，控制电路110可与其它包括在存储设备中的电路(字线驱动电路101、第一位线驱动电路10 至第三位线驱动电路102c、以及第一单元阵列103a至第三单元阵列 103c) 一起使用一个衬底来形成，或者控制电路110和其它电路可使用不同衬底来形成。在使用不同衬底的情况中，可通过FPC (柔性印刷电路)或其它的使用来确保电连接。在此情况下，控制电路Iio的部分可通过COF(薄膜上芯片)方法而被连接至FPC。此外，可通过COG (玻璃上芯片)方法来确保电连接。读取电路的结构示例接下来，将描述读取电路的特定结构示例。根据写至存储单元的数据来确定从单元阵列读取的电势水平。因此，理想地，当相同数字值被存储在多个存储单元中时，应从这多个存储单元中读取出具有相同水平的电势。然而，实际情况是，作为电容器的晶体管或作为开关元件的晶体管的特性在多个存储单元之间是变化的。在此情况中，即便当所有要读取的数据具有相同数字值时，实际读取的电势仍会变化，因此电势的水平可能是广泛分布的。然而，一个读取电路，其中，即使当读取自单元阵列的电势轻微地变化时，所生成的信号仍具有更精确的数据，并具有根据期望的规定来处理的幅度和波形。图4是示出读取电路的结构示例的电路图。图4中例示的读取电路包括晶体管 260，其用作开关元件，用于控制读取电路从单元阵列中读取的电势Vdata(V数据)的输入。 图4中例示的读取电路还包括可操作的放大器沈2。用作为开关元件的晶体管沈0根据施加到晶体管沈0的栅电极的信号Sig的电势来控制对可操作放大器262的正相输入端子(+)的电势Vdata的供应。例如，当晶体管沈0 导通时，电势Vdata被施加到可操作放大器262的正相输入端子(+)。相反，参考电势Vref 被提供给可操作放大器262的反相输入端子(-)。可根据施加到正相输入端子(+)的电势相对于参考电势Vref的水平来改变输出端子的电势Vout的水平。因此，可获得间接包括数据的信号。注意，即使具有相同值的数据存储在存储单元中，由于存储单元的特性的变化而会发生读取电势Vdata的水平的波动，因此电势的水平可能是广泛分布的。因此，考虑电势 Vdata中的波动来确定参考电势Vref的水平，从而精确地读取数据的值。由于图4示出了使用二进制数字值时的读取电路的示例，一个用于读取数据的可操作放大器被用于电势Vdata所施加至的一个节点。然而，可操作放大器的数量并不被限制于此。当使用η值的数据(η是2或更大的自然数)时，用于电势Vdata所施加至的一个节点的可操作放大器的数量是(η-1)。存储设备的截面结构示例图5是示出存储设备的结构示例的截面图。图5中例示的存储设备包括单元阵列 201，该单元阵列201设置有在上部中的多个存储单元670，和在下部中的驱动电路210。上部中的单元阵列201包括含有氧化物半导体的晶体管662，下部中的驱动电路210包括含有诸如多晶硅、单晶硅、多晶锗、或单晶锗的半导体的晶体管660。η沟道晶体管或ρ沟道晶体管都可用于晶体管660和晶体管662。本文中，作为示例，将描述晶体管660和晶体管662均为η沟道晶体管的情况。晶体管660包括设置在含有诸如硅或锗的半导体的衬底600中的沟道形成区616， 沟道形成区616设置在其之间的掺杂区620，与掺杂区620接触的金属化合物区624，设置在沟道形成区616上方的栅绝缘薄膜608，设置在栅绝缘薄膜608上方的栅电极610，以及和金属化合物区624电连接的源或漏电极630a和源或漏电极630b。此外，设置了绝缘薄膜628以覆盖晶体管660。源或漏电极630a和源或漏电极630b通过在绝缘薄膜628中形成的开口电连接到金属化合物区624。此外，电极636a和电极636b被设置在绝缘薄膜628 上，分别和源或漏电极630a和源或漏电极630b相接触。在衬底600上方，设置元件隔离绝缘层606以围绕晶体管660。为了高度集成，如图5所例示的，优选的，晶体管660不包括侧壁(sidewall)绝缘薄膜。另一方面，当重要点在于晶体管660的特性时，可在栅电极610的侧表面上设置侧壁绝缘薄膜，且掺杂区620可包括具有不同掺杂浓度的掺杂区，其设置在和侧壁绝缘薄膜交叠的区域中。晶体管662包括在覆盖电极636a和电极636b的绝缘薄膜640上方的氧化物半导体薄膜644 ；电连接至所述氧化物半导体薄膜644的源或漏电极64 和源或漏电极642b ； 覆盖氧化物半导体薄膜644、源或漏电极64 、源或漏电极642b的栅绝缘薄膜646 ；以及设置在栅绝缘薄膜646上方以与氧化物半导体薄膜644交叠的栅电极648a。以二次离子质谱仪(SIMS)测得的氧化物半导体薄膜644中的氢浓度低于或等于 5 X IO1Vcm3,优选为低于或等于5 X IO1Vcm3,更优选为低于或等于5 X IO1Vcm3或更低，或再更优选为低于或等于IX IOlfVcm3或更低。此外，可由霍尔效应测量法测得的氧化物半导体薄膜的载流子密度为低于IX IO1Vcm3，优选为低于lX1012/cm3，或更优选为低于IXlO11/ cm3。此外，氧化物半导体的带隙为大于或等于&V，优选为大于或等于2. kV，或更优选为大于或等于3eV。通过使用被高度纯净化的，诸如水分或氢的掺杂物浓度充分减少的氧化物半导体薄膜，晶体管662的截止态电流得以降低。在此描述氧化物半导体薄膜中氢浓度的分析。用二次离子质谱仪(SIMQ来测量氧化物半导体薄膜和导电薄膜中的氢浓度。已知理论上难以用SIMS分析精确地获得样本表面附近或使用不同材料形成的堆叠薄膜之间的界面附近的数据。因此，在用SIMS分析薄膜中厚度方向的氢浓度分布的情况下，取一个薄膜区域中的平均值作为氢浓度，在该区域中，值不显著变化，且基本可获得相同值。此外，在薄膜的厚度小的情况下，由于彼此邻近的薄膜中的氢浓度的影响，在某些情况下不能找到可获得几乎相同值的区域。在此情况中，薄膜区域的氢浓度的最大值或最小值被用作薄膜的氢浓度。此外，在薄膜区域中不存在具有最大值的山状峰或具有最小值的谷状峰的情况下，在拐点处的值被用作氢浓度。特别地，各种实验可证明含有高度纯化的氧化物半导体薄膜作为活性层的晶体管的低截止态电流。例如，即便当一元件具有IX IOV m的沟道宽度和10 μ m的沟道长度，源电极和漏电极间电压(漏电压)为1至IOV时，截止态电流可低于或等于半导体参数分析仪的测量限值，即低于或等于1X10_13A。在此情况下，可见截止态电流密度(对应于截止态电流除以晶体管沟道宽度所得值)低于或等于IOOzA/μ m。此外，电容器和晶体管彼此连接，且使用电路来测量截止态电流密度，在该电路中，流向或流自电容器的电荷受到晶体管的控制。在测量中，使用高度纯化的氧化物半导体薄膜作为晶体管中的沟道形成区，并由电容器每单位时间的电荷数量变化来测量该晶体管的截止态电流密度。结果是，发现在晶体管的源极和漏极间电压为3V的情况下，获得了更低的，数十幺安培每微米(yA/μπι)的截止态电流密度。因此，在根据本发明一个实施例的半导体设备中，含有高度纯化的氧化物半导体薄膜作为活性层的晶体管的截止态电流密度可低于或等于IOOyA/μ m，优选为低于或等于IOyA/μ m，或更优选为低于或等于IyA/μ m，取决于源极和漏极间的电压。因此，含有高度纯化的氧化物半导体薄膜作为活性层的晶体管比含有多晶硅的晶体管具有低得多的截止态电流。注意，尽管晶体管662具有为抑制由小型化引起的元件间漏泄电流而被处理为岛状的氧化物半导体薄膜，但也可以采用没有被处理成岛状的氧化物半导体薄膜。在氧化物半导体薄膜没有被处理为岛状的情况中，掩模的数量可减少。电容器664包括源或漏电极64加，栅绝缘薄膜646，和导电薄膜648b。换言之，源或漏极64 用作电容器664的其中一个电极，导电薄膜648b用作电容器664的另一个电极。采取这种结构，可确保充分的电容。注意在晶体管662和电容器664中，源或漏电极64 和源或漏电极642b的端部优选为楔形的。当源或漏电极64 和源或漏电极642b的端部是楔形的，可改进与栅绝缘薄膜646的覆盖率，并可避免在上述端部中的栅绝缘薄膜646的断开。此处，楔形角度为， 例如，大于或等于30°并小于或等于60°。注意，当从垂直于截面(垂直于衬底表面的一平面)的方向观察薄膜时，楔形角度是由具有楔形形状的薄膜(例如，源或漏电极642a)的侧表面和底表面所形成的倾角。在晶体管662和电容器664上方设置有绝缘薄膜650和绝缘薄膜652。在栅绝缘薄膜646、绝缘薄膜650、绝缘薄膜652等中形成的开口内设置电极65 和电极654b，并在绝缘薄膜652上方形成布线656，用于连接至电极65 和电极654b。布线656是用于连接一个存储单元和另一个存储单元的布线。布线656通过电极654b、电极642c、和电极6 连接至电极636c。采用上述结构，下部中的驱动电路210和上部中的单元阵列201可相连接。注意，尽管在图5中，电极642c是通过电极626而电连接至电极636c的，但电极642c 和电极636c可以通过在绝缘薄膜640中形成开口而彼此直接接触。注意，尽管在图5中示出的是单元阵列201的一个层堆叠在驱动电路210上的示例，本发明一个实施例并不被限制与此，可堆叠单元阵列的两个或更多层。换言之，可使用多个单元阵列层来形成单元阵列201。注意，第二单元阵列层被设置在第一单元阵列层上方。这同样适用于三层或更多层的单元阵列层。此外，类似于第一单元阵列层的结构可适用于两层或更多层的单元阵列层。注意，不同于第一单元阵列层的结构也可适用于两层或更多层的单元阵列层。采用这种堆叠的结构，可获得存储设备的更高集成度。说明书中揭示的存储设备在本说明书所揭示的存储设备中，通过增加位线数量，即便存储单元的数量增加， 连接至一条位线的存储单元的数量也可减少。由此，位线的寄生电容和寄生电阻可降低；因此，即便当数字值之间的电荷量的不同由于电容器的面积减小而变小，通过位线读取的数据可更为准确。因此，可减少错误的发生率。此外，在说明书中所揭示的存储设备中，多个位线被分入几个组中，且位线的驱动由多个位线驱动电路在各组内控制。采用上述结构，即便当位线的数量增加，仍可避免单元阵列的长宽比远远超过1。因此，存储设备的通用性增加。此外，当设计使用该存储设备的集成电路时，可缓解对于布局的限制。此外，在说明书中揭示的存储设备中，多个字线被分入几个组中，分配给一个组的字线连接至存储单元，该存储单元连接至分配给一个组的位线。采用上述结构，即便当存储单元的数量增加，连接至一个字线的存储单元的数量仍可减少。由此，字线的寄生电容和寄生电阻被减少；因此，可避免输入到字线的信号的脉冲延迟或字线的电势降的增加；因此， 存储设备中的错误发生率可减少。此外，在说明书所揭示的存储设备中，使用其截止态电流极低的晶体管作为开关元件以保持聚集在电容器中的电荷，从而避免来自电容器的电荷漏泄。因此，数据可被长时间保持，且即便当电容器的电容值由于存储单元的小型化而变小，仍可避免刷新操作的频率增加。此外，在说明书中揭示的存储设备中，驱动电路和单元阵列以三维方式彼此交叠， 从而即使当设置多个位线驱动电路时，亦可使存储设备的占用面积小。晶体管的变型将在图6A和6B以及图7A至7D中示出不同于图5中所例示的晶体管662的晶体管的结构示例。在图6A中所例示的晶体管312中，分别作为源区或漏区的氧化物导电薄膜643a 和氧化物导电薄膜64 被设置于氧化物半导体薄膜644、和源或漏电极64 和源或漏电极642b之间。当分别作为源区或漏区的氧化物导电薄膜643a和氧化物导电薄膜64 被设置于氧化物半导体薄膜644、和源或漏电极64 和源或漏电极642b之间时，源区和漏区可具有更低电阻，且晶体管312可高速工作。此外，当氧化物半导体薄膜644、氧化物导电薄膜643a、氧化物导电薄膜64 、源或漏电极64 、源或漏电极642b堆叠时，可改进晶体管 312的耐受电压。此外，电容器314包括氧化物导电薄膜64 、源或漏电极642b、栅绝缘薄膜646、和导电薄膜648b。图6B中所例示的晶体管322和图6A中的晶体管312的相同之处在于，分别作为源区或漏区的氧化物导电薄膜643a和氧化物导电薄膜64 被设置于氧化物半导体薄膜644、 和源或漏电极64 和源或漏电极642b之间。在图6A中例示的晶体管312中，氧化物导电薄膜643a和氧化物导电薄膜64 与氧化物半导体薄膜644的顶表面和侧表面相接触，而图6B中例示的晶体管322中，氧化物导电薄膜643a和氧化物导电薄膜64 与氧化物半导体薄膜644的顶表面相接触。即便采取这样的结构，源区和漏区仍可具有更低的电阻，且晶体管322可高速工作。此外，当氧化物半导体薄膜644、氧化物导电薄膜643a、氧化物导电薄膜64 、源或漏电极64 、源或漏电极642b堆叠时，可改进晶体管322的耐受电压。注意，对于电容器324的结构，可参考图5的描述。图7A中所例示的晶体管332和图5中例示的晶体管662的相同之处在于，源或漏电极64 、源或漏电极642b、氧化物半导体薄膜644、栅绝缘薄膜646以及栅电极648a形成在绝缘薄膜640之上。图7A中例示的晶体管332和图5中例示的晶体管662的区别在于氧化物半导体薄膜644、源或漏电极64 和源或漏电极642b所连接的位置。换言之，在晶体管662中，通过在氧化物半导体薄膜644形成之后形成源或漏电极64 和源或漏电极 642b，氧化物半导体薄膜644的顶表面至少部分地与源或漏电极64 和源或漏电极642b 相接触。另一方面，在晶体管332中，源或漏电极64 和源或漏电极642b的顶表面部分地与氧化物半导体薄膜644相接触。注意，对于电容器334的结构，可参考图5的描述。尽管在图5、图6A和6B，及图7A中例示的是顶栅晶体管，但也可使用底栅晶体管。 底栅晶体管被例示于图7B和7C中。
在图7B中例示的晶体管342中，在绝缘薄膜640上方设置栅电极648a ；在栅电极 648a上方设置栅绝缘薄膜646 ；在栅绝缘薄膜646上方设置源或漏电极64 和源或漏电极 642b ；在栅绝缘薄膜646、源或漏电极64 、及源或漏电极642b上方设置氧化物半导体薄膜644从而与栅电极648a相交叠。此外，电容器344包括设置在绝缘薄膜640、栅绝缘薄膜 646、及源或漏电极642b上方的导电薄膜648b。此外，在晶体管342和电容器344上方设置有绝缘薄膜650和绝缘薄膜652。图7C中例示的晶体管352和图7B中例示的晶体管342的相同之处在于在绝缘薄膜640上方形成栅电极648a、栅绝缘薄膜646、源或漏电极64 、源或漏电极642b、以及氧化物半导体薄膜644。图7C中例示的晶体管352和图7B中例示的晶体管342的区别在于氧化物半导体薄膜644、源或漏电极642a、以及源或漏电极642b彼此相接触的位置。换言之，在晶体管342中，通过在源或漏电极64 和源或漏电极642b形成之后形成氧化物半导体薄膜644，氧化物半导体薄膜644的底表面至少部分地与源或漏电极64 和源或漏电极642b相接触。另一方面，在晶体管352中，源或漏电极64 和源或漏电极642b的底表面部分地与氧化物半导体薄膜644相接触。注意，对于电容器354的结构，可参考图7B的描述。此外，晶体管可具有双栅结构，其包括位于沟道形成区上方和下方的两个栅电极， 栅绝缘薄膜被夹在其中。在图7D中例示了双栅晶体管。图7D中例示的晶体管362和图7B中例示的晶体管342的相同之处在于在绝缘薄膜640上方形成栅电极648a、栅绝缘薄膜646、源或漏电极64 、源或漏电极642b以及氧化物半导体薄膜644。此外，在图7D中，绝缘薄膜650被设置为覆盖源或漏电极64 、源或漏电极642b、及氧化物半导体薄膜644 ；且导电薄膜659被设置在绝缘薄膜650之上以与氧化物半导体薄膜644相交叠。绝缘薄膜650作为第二栅绝缘薄膜，而导电薄膜659作为第二栅电极。采用这一结构，在用于检查晶体管可靠性的偏置温度压力测试(下文中称为BT 测试)中，BT测试前后晶体管阈值电压的改变量可减小。注意，导电薄膜659的电势可与栅电极648a相同或不同。另选地，导电薄膜659的电势可为GND或0V，或者导电薄膜659 可为浮动状态。制造晶体管的方法的示例接下来，将参考图8A至8D描述图5中例示的晶体管662的制造方法的示例。首先，在绝缘薄膜640上方形成氧化物半导体薄膜，该氧化物半导体薄膜被处理成氧化物半导体薄膜644(见图8A)。使用含无机绝缘材料(例如氧化硅、氧氮化硅、硅氮氧化物、氮化硅、或氧化铝等) 的材料来形成绝缘薄膜640。优选地，采用低介电常数(低k)材料用于绝缘薄膜640，因为由于电极或布线交叠引起的电容可充分减少。注意，可采用使用这一材料形成的多孔绝缘层作为绝缘薄膜640。由于多孔绝缘层相比致密绝缘层具有低的介电常数，可进一步减少由于电极或布线引起的电容。另选地，绝缘薄膜640可使用例如聚酰亚胺或丙烯酸的有机绝缘材料来形成。绝缘薄膜640可被形成为具有单层结构或使用任何上述材料的叠层结构。 此处，描述使用氧化硅用于绝缘薄膜640的情况。注意，所用的氧化物半导体优选包含至少铟(In)或锌(Zn)。具体而言，优选包含 ^和&!。作为用于减少含氧化物半导体的晶体管的电特性的变化的稳定剂，优选另外包含镓(Ga)。优选包含锡(Sn)作为稳定剂。优选包含铪(Hf)作为稳定剂。优选包含铝(Al) 作为稳定剂。作为另一种稳定剂，可包含一种或多种镧系元素，诸如，镧(La)、铈(Ce)、镨(Pr)、 钕(Nd)、钐(Sm)、铕(Eu)、钆(Gd)、铽(Tb)、镝(Dy)、钬(Ho)、铒(Er)、铥(Tm)、镱(Yb)、或镥(Lu)。作为氧化物半导体(例如，氧化铟、氧化锡、氧化锌)，可使用具有两组分的金属氧化物(诸如，基于h-Zn的氧化物、基于Sn-Zn的氧化物、基于Al-Zn的氧化物、基于Si-Mg 的氧化物、基于Sn-Mg的氧化物、基于h-Mg的氧化物、或基于h-Ga的氧化物)，具有三组分的金属氧化物(诸如，基于h-Ga-Si的氧化物(还称作IGZ0)、基于h-Al-Si的氧化物、 基于h-Sn-Si的氧化物、基于Sn-Ga-Si的氧化物、基于Al-Ga-Si的氧化物、基于Sn-Al-Si 的氧化物、基于h-Hf-Si的氧化物、基于h-La-Si的氧化物、基于h-Ce-Si的氧化物、基于h-Pr-ai的氧化物、基于h-Nd-ai的氧化物、基于h-Sm-ai的氧化物、基于h-Eu-ai的氧化物、基于h-Gd-ai的氧化物、基于h-Tb-ai的氧化物、基于h-Dy-ai的氧化物、基于 In-Ho-Zn的氧化物、基于h-Er-Si的氧化物、基于h-Tm-Si的氧化物、基于h-Yb-Si的氧化物、或基于In-Lu-Zn的氧化物)，或具有四组分的金属氧化物(诸如，基于In-Sn-Ga-Si 的氧化物、基于h-Hf-Ga-Si的氧化物、基于h-Al-Ga-Si的氧化物、基于h-Sn-Al-Si的氧化物、基于In-Sn-Hf-Si的氧化物、或基于h-Hf-Al-Si的氧化物)。此处要注意，例如，“基于h-Ga-Si的氧化物”意味着包含In、Ga和Si作为主要成分的氧化物，并且对化Ga Si的比率没有具体限制。基于h-Ga-Si的氧化物可包含除In、fei和Si之外的金属元素。另选地，由InMO3 (SiO)m (满足m > 0，且m不是整数)表示的材料可被用作氧化物半导体。要注意，M表示选自Ga、Fe、Mn和Co的一种或多种金属元素。另选地，由化学式 In3SnO5 (ZnO)n(η > 0，且η是整数)表示的材料可被用作氧化物半导体。例如，可使用原子比为化Ga Zn = 1 1 1 ( = 1/3 1/3 1/3)或 In Ga Zn = 2 2 1 ( = 2/5 2/5 1/5)的基于h-Ga-Si的氧化物，或者其组分接近以上组分的任何氧化物。另选地，优选地使用原子比为h Sn Zn = 1 1 1 (= 1/3 1/3 1/3), In Sn Zn = 2 1 3 ( = 1/3 1/6 1/2)、或化Sn Zn =2 1 5( = 1/4 1/8 5/8)的基于h-Sn-Si的氧化物，或者其组分接近以上组分的任何氧化物。然而，组分不限于以上描述的那些组分，并且可取决于所需的半导体特性(例如， 迁移率、阈值电压、变化等)使用具有适当组分的材料。为了获得所需的半导体特性，优选载流子浓度、杂质浓度、缺陷密度、金属元素与氧的原子比、原子间的距离、密度等被设置为适当值。例如，在使用基于h-Sn-Si的氧化物的情况中，可相对容易地获得高迁移率。但是，在使用基于h-Ga-Si氧化物的情形下，通过减小批量缺陷密度也可提高迁移率。注意例如，“包括原子比为In Ga Zn = a b c (a+b+c = 1) Wh、Ga 和 Zn 的氧化物的组分在包括原子比为h Ga Zn = A B C(A+B+C= 1)的化、&1和Si的氧化物的组分的附近”这一表述意味着a，b和c满足以下关系(a-A)2+ (b-B)2+ (c_C)2 ( r\ r可以是例如0.05。相同的关系适用于其他氧化物。
氧化物半导体可以是单晶的或者是非单晶的。在后者的情况下，氧化物半导体可以是非晶的或者是多晶的。此外，氧化物半导体可具有非晶结构(其包括具有结晶性的部分)、或具有非-非晶结构。在非晶状态中的氧化物半导体中，可相对容易地获得平坦表面，从而当用氧化物半导体制造晶体管时，可减少界面散布，且可相对容易地获得相对高的迁移率。在结晶氧化物半导体中，可进一步减小批量缺陷，并且在改进了表面平坦度时，可获得高于非晶状态的氧化物半导体的迁移率。为了改进表面平坦度，氧化物半导体优选形成在平坦表面上。具体而言，氧化物半导体可形成在平均表面粗糙度(Ra)小于或等于Inm 的表面上，优选地小于或等于0. 3nm，更优选地小于或等于0. lnm。应注意的是，通过向三个维度扩展由JIS B 0601所定义的中心线平均粗糙度以使其可适用于测量表面，从而得到平均表面粗糙度(Ra)。Ra可表达为“从参考表面到指定表面的偏差的绝对值的平均值”，并用以下公式定义。[公式1]
权利要求
1.一种存储设备，包括包括第一存储单元的第一单元阵列； 包括第二存储单元的第二单元阵列；多个第一字线，其仅电连接至所述第一单元阵列和所述第二单元阵列中的所述第一单元阵列；多个第二字线，其仅电连接至所述第一单元阵列和所述第二单元阵列中的所述第二单元阵列；字线驱动电路，其电连接至所述第一字线和第二字线；多个第一位线，其仅电连接至所述第一单元阵列和第二单元阵列中的第一单元阵列； 多个第二位线，其仅电连接至所述第一单元阵列和第二单元阵列中的第二单元阵列； 第一位线驱动电路，其电连接至所述第一位线，所述第一位线驱动电路和所述第一单元阵列相交叠；以及第二位线驱动电路，其电连接至所述第二位线，所述第二位线驱动电路和所述第一单元阵列相交叠。
2.一种存储设备，包括包括第一存储单元的第一单元阵列，每个第一存储单元包括第一晶体管和第一电容器；包括第二存储单元的第二单元阵列，每个第二存储单元包括第二晶体管和第二电容器；多个第一字线，其仅电连接至所述第一单元阵列和第二单元阵列中的第一单元阵列； 多个第二字线，其仅电连接至所述第一单元阵列和第二单元阵列中的第二单元阵列； 字线驱动电路，其电连接至所述第一字线和第二字线；多个第一位线，其仅电连接至所述第一单元阵列和第二单元阵列中的第一单元阵列；多个第二位线，其仅电连接至所述第一单元阵列和第二单元阵列中的第二单元阵列；第一位线驱动电路，其电连接至所述第一位线；以及第二位线驱动电路，其电连接至所述第二位线；其中在每个第一存储单元中第一晶体管的栅极电连接至第一字线中的一个；第一晶体管的源极和漏极中的一个电连接至第一位线中的一个；以及第一晶体管的源极和漏极中的另一个电连接至第一电容器；并且其中在每个第二存储单元中第二晶体管的栅极电连接至第二字线中的一个；第二晶体管的源极和漏极中的一个电连接至第二位线中的一个；以及第二晶体管的源极和漏极中的另一个电连接至第二电容器。
3.一种存储设备，包括 包括半导体材料的衬底；包括第一存储单元的第一单元阵列，每个第一存储单元包括形成在所述衬底上方的第一晶体管；包括第二存储单元的第二单元阵列，每个存储单元包括形成在所述衬底上方的第二晶体管；多个第一字线，其仅电连接至所述第一单元阵列和第二单元阵列中的第一单元阵列； 多个第二字线，其仅电连接至所述第一单元阵列和第二单元阵列中的第二单元阵列； 多个第一位线，其仅电连接至所述第一单元阵列和第二单元阵列中的第一单元阵列； 多个第二位线，其仅电连接至所述第一单元阵列和第二单元阵列中的第二单元阵列；以及驱动电路，包括第三晶体管；字线驱动电路，其电连接至所述第一字线和第二字线；第一位线驱动电路，其电连接至所述第一位线，所述第一位线驱动电路和所述第一单元阵列相交叠；以及第二位线驱动电路，其电连接至所述第二位线，所述第二位线驱动电路和所述第一单元阵列相交叠，其中所述第三晶体管具有在衬底的半导体材料内的沟道形成区；以及其中所述第一晶体管和第二晶体管各自具有沟道形成区，该沟道形成区在包括半导体材料的衬底上形成的氧化物半导体薄膜内。
4. 一种存储设备，包括 包括半导体材料的衬底；包括第一存储单元的第一单元阵列，每个第一存储单元包括第一晶体管和第一电容器；包括第二存储单元的第二单元阵列，每个第二存储单元包括第二晶体管和第二电容器；多个第一字线，其仅电连接至所述第一单元阵列和第二单元阵列中的第一单元阵列； 多个第二字线，其仅电连接至所述第一单元阵列和第二单元阵列中的第二单元阵列； 多个第一位线，其仅电连接至所述第一单元阵列和第二单元阵列中的第一单元阵列； 多个第二位线，其仅电连接至所述第一单元阵列和第二单元阵列中的第二单元阵列； 驱动电路，包括 多个第三晶体管；字线驱动电路，其电连接至所述第一字线和第二字线；第一位线驱动电路，其电连接至所述第一位线；以及第二位线驱动电路，其电连接至所述第二位线；其中在每个第一存储单元中第一晶体管的栅极电连接至第一字线中的一个；第一晶体管的源极和漏极中的一个电连接至第一位线中的一个；以及第一晶体管的源极和漏极中的另一个电连接至第一电容器；其中在每个第二存储单元中第二晶体管的栅极电连接至第二字线中的一个；第二晶体管的源极和漏极中的一个电连接至第二位线中的一个；以及第二晶体管的源极和漏极中的另一个电连接至第二电容器，其中每个所述第三晶体管具有在衬底的半导体材料内的沟道形成区；以及其中所述第一晶体管和第二晶体管各自具有沟道形成区，该沟道形成区在包括半导体材料的衬底上形成的氧化物半导体薄膜内。
5.如权利要求1所述的存储设备，其特征在于，所述第一存储单元和第二存储单元包括晶体管，每个该晶体管具有在氧化物半导体薄膜中的沟道形成区。
6.如权利要求2所述的存储设备，其特征在于，第一晶体管和第二晶体管各自具有在氧化物半导体薄膜中的沟道形成区。
7.如权利要求5所述的存储设备，其特征在于，所述氧化物半导体薄膜包括以下项中的至少一种单晶材料、多晶材料、带有c 一轴取向的晶体、非晶材料、以及包括具有结晶性的部分或非无定形部分的非晶材料。
8.如权利要求6所述的存储设备，其特征在于，所述氧化物半导体薄膜包括以下项中的至少一种单晶材料、多晶材料、带有c 一轴取向的晶体、非晶材料、以及包括具有结晶性的部分或非无定形部分的非晶材料。
9.如权利要求3所述的存储设备，其特征在于，所述氧化物半导体薄膜包括以下项中的至少一种单晶材料、多晶材料、带有c 一轴取向的晶体、非晶材料、以及包括具有结晶性的部分或非无定形部分的非晶材料。
10.如权利要求4所述的存储设备，其特征在于，所述氧化物半导体薄膜包括以下项中的至少一种单晶材料、多晶材料、带有c 一轴取向的晶体、非晶材料、以及包括具有结晶性的部分或非无定形部分的非晶材料。
11.如权利要求1所述的存储设备，其特征在于，所述字线驱动电路、第一位线驱动电路、及第二位线驱动电路中的任一个包括晶体管， 该晶体管具有在多晶硅、单晶硅、多晶锗、或单晶锗中的沟道形成区。
12.如权利要求2所述的存储设备，其特征在于，所述字线驱动电路、第一位线驱动电路、及第二位线驱动电路中的任一个包括晶体管， 该晶体管具有在多晶硅、单晶硅、多晶锗、或单晶锗中的沟道形成区。
13.如权利要求3所述的存储设备，其特征在于，所述字线驱动电路、第一位线驱动电路、及第二位线驱动电路中的任一个包括晶体管， 该晶体管具有在多晶硅、单晶硅、多晶锗、或单晶锗中的沟道形成区。
14.如权利要求4所述的存储设备，其特征在于，所述字线驱动电路、第一位线驱动电路、及第二位线驱动电路中的任一个包括晶体管， 该晶体管具有在多晶硅、单晶硅、多晶锗、或单晶锗中的沟道形成区。
15.如权利要求1所述的存储设备，其特征在于，第一单元阵列和第二单元阵列各自包括多个单元阵列层。
16.如权利要求2所述的存储设备，其特征在于，第一单元阵列和第二单元阵列各自包括多个单元阵列层。
17.如权利要求3所述的存储设备，其特征在于，第一单元阵列和第二单元阵列各自包括多个单元阵列层。
18.如权利要求4所述的存储设备，其特征在于，第一单元阵列和第二单元阵列各自包括多个单元阵列层。
19.一种半导体设备，其包括根据权利要求1所述的存储设备。
20.一种半导体设备，其包括根据权利要求2所述的存储设备。
21.一种半导体设备，其包括根据权利要求3所述的存储设备。
22.—种半导体设备，其包括根据权利要求4所述的存储设备。
全文摘要
本发明实施例的一个目的是提出一种存储设备，在其中确保了数据保持的时间段，且每单位面积的存储容量得以增加。在根据本发明实施例的存储设备中，位线被分为多组，字线也被分为多组。分配给一组的字线被连接到存储单元，该存储单元连接到分配给一组的位线。此外，每组位线的驱动是由多个位线驱动电路中的专用位线驱动电路来控制的。此外，在驱动电路上形成单元阵列，所述驱动电路包括上述多个位线驱动电路和一个字线驱动电路。驱动电路和单元阵列彼此交叠。
文档编号G11C11/4063GK102436846SQ20111028400
公开日2012年5月2日 申请日期2011年9月14日 优先权日2010年9月14日
发明者小山润, 山崎舜平 申请人:株式会社半导体能源研究所