专利名称：Bch编码器和解码器的制作方法
技术领域：
本发明涉及通信技术领域，尤其涉及一种BCH编码器和解码器。
背景技术：
目前应用于固态硬盘的纠错技术主要是BCH，编码过程通过除法电路求余实现。译码过程分为三部分，首先是求余，硬件上使用线性反馈移位寄存器实现，然后依次是伴随式的计算，关键方程求解，最后是钱搜索过程。在设计一个BCH码进行纠错编码时，通常会考虑纠错编解码单元所使用的面积尽量省，迟滞(latency)尽量短，同时，所使用的校验数据空间也要尽量少，纠错性能也要尽可能的高，然而这些要求有些在实际应用中是相互抵触的，目前的BCH编解码纠错都是通过单纯地增加校验数据或者增加码长来提高纠错能力， 而与此同时，却牺牲了数据空间或者迟滞。综上可知，现有的BCH编码器和解码器，在实际使用上显然存在不便与缺陷，所以有必要加以改进。
发明内容
针对上述的缺陷，本发明的目的在于提供一种BCH编码器和解码器，其不仅可以降低迟滞，还可以提高BCH码的纠错能力。为了实现上述目的，本发明提供一种BCH编码器，具有一码字输入端和编码计算单元，所述编码计算单元包括至少两路求余电路，均用于码字的编码计算，第一求余电路的输入端通过第一开关连接所述码字输入端；第二求余电路的输入端通过第二开关也连接所述码字输入端。根据本发明的BCH编码器，所述码字输入端连接一缓存器，用于缓存所述码字。根据本发明的BCH编码器，所述第一求余电路、第二求余电路和缓存器的输出端均连接于一多路复用器，并通过所述多路复用器输出数据。根据本发明的BCH编码器，所述第一求余电路和第二求余电路各对应一个生成多项式。根据本发明的BCH编码器，所述BCH编码器为二进制BCH编码器。本发明相应的提供一种BCH解码器，具有一码字输入端和解码计算单元，所述解码计算单元包括至少两路求余电路，均用于码字的解码计算，第三求余电路的输入端通过第三开关连接所述码字输入端；第四求余电路的输入端通过第四开关也连接所述码字输入端。 根据本发明的BCH解码器，所述BCH解码器还包括错误信息计算单元，用于计算确定所述解码后的码字的错误位置信息；纠错单元，用于对所述错误进行纠错；所述第三求余电路连接于所述错误信息计算单元，所述第四求余电路通过一缓存器连接于所述错误信息计算单元，所述错误信息计算单元连接于所述纠错单元。
根据本发明的BCH解码器，所述错误信息计算单元包括伴随式计算子单元，用于计算获取伴随式；关键方程求解子単元，用于根据所述伴随式确定关键方程，并进行求解；钱搜索子単元，用于获取关键方程的根，并输出错误信息。控制子単元，用于控制所述钱搜索的起始位置。根据本发明的BCH解码器，所述第三求余电路和第四求余电路各对应ー个生成多项式。根据本发明的BCH解码器，所述BCH解码器为ニ进BCM解码器。本发明通过分别设置两路求余电路实现BCH的编码和解码，更好的，每路求余电路对应一生成多项式，分别对应不同的纠错能力，当一路的码字出现不可纠正的错误吋，可通过另一路进行二次强纠错。借此，本发明的编码器和解码器可増加部分BCH码的校验数据空间，在不增加迟滞的情况下提高纠错性能。
图1是本发明的BCH编码器的结构示意图；图2是本发明的BCH解码器的结构示意图。
具体实施例方式为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进ー步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。參见图1，本发明提供了ー种BCH编码器10，其具有码字输入端11和编码计算单元12，编码计算单元12用于从码字输入端11接收码字并对其做除法求余运算，借此得到编码結果。本实施例中的编码计算单元12包括两路求余电路，第一求余电路121的输入端通过第一开关Sl连接码字输入端11，第二求余电路122的输入端通过第二开关S2也连接码字输入端11，且两种求余电路的输出端均连接于一多路复用器13，码字输入端11和多路复用器13之间连接有一缓存器14用于缓存码字。第一求余电路121、第二求余电路122和缓存器14均通过多路复用器13输出。在实际应用中，ニ进制BCH码是最常用的BCH码之一，ニ进制BCH码的码元均取自 GFQ)，每个码元多项式一定是生成多项式的倍式，也就是说生成多项式是一个幂次最低的码元多项式。假设某ニ进制本原BCH码的码长为n，信息位长为k，码多项式为C(X)，生成多项式为g 00，则有
权利要求
1.一种BCH编码器，具有一码字输入端和编码计算单元，其特征在于，所述编码计算单元包括至少两路求余电路，均用于码字的编码计算，第一求余电路的输入端通过第一开关连接所述码字输入端；第二求余电路的输入端通过第二开关也连接所述码字输入端。
2.根据权利要求1所述的BCH编码器，其特征在于，所述码字输入端连接一缓存器，用于缓存所述码字。
3.根据权利要求2所述的BCH编码器，其特征在于，所述第一求余电路、第二求余电路和缓存器的输出端均连接于一多路复用器，并通过所述多路复用器输出数据。
4.根据权利要求1所述的BCH编码器，其特征在于，所述第一求余电路和第二求余电路各对应一个生成多项式。
5.根据权利要求1所述的BCH编码器，其特征在于，所述BCH编码器为二进制BCH编码器。
6.一种BCH解码器，具有一码字输入端和解码计算单元，其特征在于，所述解码计算单元包括至少两路求余电路，均用于码字的解码计算，第三求余电路的输入端通过第三开关连接所述码字输入端；第四求余电路的输入端通过第四开关也连接所述码字输入端。
7.根据权利要求6所述的BCH解码器，其特征在于，所述BCH解码器还包括错误信息计算单元，用于计算确定所述解码后的码字的错误位置信息；纠错单元，用于对所述错误进行纠错；所述第三求余电路连接于所述错误信息计算单元，所述第四求余电路通过一缓存器连接于所述错误信息计算单元，所述错误信息计算单元连接于所述纠错单元。
8.根据权利要求7所述的BCH解码器，其特征在于，所述错误信息计算单元包括 伴随式计算子单元，用于计算获取伴随式；关键方程求解子单元，用于根据所述伴随式确定关键方程，并进行求解； 钱搜索子单元，用于获取关键方程的根，并输出错误信息。 控制子单元，用于控制所述钱搜索的起始位置。
9.根据权利要求6所述的BCH解码器，其特征在于，所述第三求余电路和第四求余电路各对应一个生成多项式。
10.根据权利要求6所述的BCH解码器，其特征在于，所述BCH解码器为二进制BCH解码器。
全文摘要
本发明适用于通信技术领域，提供了一种BCH编码器，具有一码字输入端和编码计算单元，所述编码计算单元包括至少两路求余电路，均用于码字的编码计算，第一求余电路的输入端通过第一开关连接所述码字输入端；第二求余电路的输入端通过第二开关也连接所述码字输入端。本发明相应的提供一种BCH解码器，其也包括至少两路用于解码计算的求余电路。借此，本发明的编解码器具有双层的纠错能力，通过适当增大BCH码的校验数据空间，降低迟滞并提高纠错性能。
文档编号G11C29/42GK102568604SQ20111040328
公开日2012年7月11日 申请日期2011年12月7日 优先权日2011年12月7日
发明者朱丽娟, 莫海锋 申请人:记忆科技(深圳)有限公司