专利名称：Nor 逻辑字线选择的制作方法
技术领域：
本实用新型涉及动态随机存取存储器(DRAM)领域并且特别涉及这些存储器中的字线驱动器。
背景技术：
已经认识到在活动的DRAM循环期间的升压电位能够增强读取和写入多年了。见US 专利 4247917 ；4087704 ；以及 4584672。DRAM中由于各种原因而电平移动イ目号也是已知的。电平移动的范例不于US专利4460257 中。
图IA是DRAM中的单个单元的示意图；图IB是用于字线驱动器信号的波形，如所看到的，此信号上升到Vcc以上并下降到Vss以下；图2是示例字线驱动器的分组和用于选择字线驱动器的解码器的图示；图3A是扇区电平选择电路的电示意图；图3B是用于采用较低范围的解码地址信号的选择电路之ー的电示意图；图3C是用于图3B中所示的电平移动器的电示意图；图4A是用于预解码电路和两个关联的电平移动器的电不意图；图4B是字线驱动器的电示意图；图5是用于描述图3A-4B的电路的操作的时序图。
具体实施方式
公开了用于动态随机存取存储器(DRAM)的字线(WL)驱动器和WL选择电路。在以下描述中，提出了诸如字线和字线驱动器的具体数目的许多具体细节，以提供对本实用新型的全面的理解。可以没有这些具体细节来实施本实用新型对本领域技术人员来说是明显的。在其它实例中，不详细描述公知的电路以避免不必要地使本实用新型模糊。使用互补金属氧化物(CMOS)技术作为使用已知处理技术的单个集成电路来制造以下描述的DRAM。字线驱动器信号一个实施例中描述的DRAM根据相对于地(Vss)的单个电位Vcc (例如I伏)操作。如将看到的，WL上的驱动信号从比Vcc高的正电位(例如I. 5伏)延伸至相对于Vss的负电位(例如O. 25伏)。存在用于生成较高正电位和较低负电位的片上电荷泵电路。从而，仅单个电位施加于存储器，并且其上制造电路的基底保持在Vss。參照图1A，示出了具有电容器14的单个DRAM単元，该电容器14的ー个端子耦合到地，且另ー个端子耦合到η沟道晶体管10。晶体管10选择性地将电容器14耦合到位线12。WL信号的波形示于图IB中。其从相对于Vss的负电位(VssWL)至比Vcc高的正电位(VccffL)延伸。VssWL减小通过晶体管10的泄漏并且因此增大电容器14上的电荷的保持时间(retention time)。更大的VccWL电位确保晶体管10两端没有阈值下降,并且从而在写入期间，电容器14能够被充电至满Vcc电位。没有保护电路，则以CMOS电路中使用的普通晶体管切換和传输较高的正电压会増大泄漏以及故障率。如所看到的，较高电压保护包括在以下描述的电路中。图2的结构在描述的实施例中，存在128根WL，其中WL驱动器以四个驱动器的组组织，如图2中所示。例如组20提供用于WL 124-127的驱动器信号。每个驱动器的输出提供图IB中所示的波形。在图2的结构中，由施加至存储器的七个地址位选择WL。这七个地址位分成两个 较高范围地址位、三个中间范围地址位、以及两个低范围地址位。图2中，这些未解码的地址位示为耦合到三个解码器15。解码后，两个高范围地址位的补码(complement)产生框22中所示的如addrhb〈3:0>的四个解码的地址位；解码后，中间范围地址位的补码在框22中示为addrmb〈7:0>,并且最后,解码的较低范围地址位在框22中示为predeclo〈3:0>。从而，总而言之，存在四个解码的较高范围地址信号，八个中间范围解码的地址信号以及四个较低水平的解码的地址信号。这些信号容许选择128根WL(4X8X4 = 128)之一。图2示例存储器的子阵列中的WL。整个DRAM具有形成内存库的多个子阵列和多个内存库(bank)。存在对图2的结构发生的第一选择电平，其中电路24(图3A中详细示出)激活(唤醒)四个选择电路29 (图3B中详细示出)。此外，电路24的输出部分地唤醒诸如预解码器26和28的预解码器和WL驱动器。电路24减小正电荷泵上的负载，因为一次仅激活存储器的一部分。特别是，电路24激活预解码器、选择电路以及与用于电路24的子阵列信号关联的WL驱动器。如将看到的，当讨论图3A吋，电路24接收子阵列选择信号、WL致能信号、以及比Vcc更大的电位(VccWL)。诸如解码器26和28的每个预解码器接收高和中范围地址的解码的地址位的补码之一。对于示例的实施例，存在这些解码的地址位的32种组合，并且从而存在32个预解码器，每ー个预解码器选择四个WL驱动器的组。例如，预解码器26选择用于WL 0-3的WL驱动器，且预解码器28预选择用于WL 4-7的WL驱动器。解码器24接收解码的地址信号addrhb〈0>和addrmb〈0>并且预解码器28接收解码的地址信号addrhb〈0>和addrmb〈l>。通过线30上的信号进行从由ー个预解码器选择的组选择单个WL驱动器。每个电路29提供耦合到每个WL驱动器的三个选择信号。如结合图3B更详细地看到的，这些信号中的两个基于解码的较低地址位，并且从由ー个预解码器选择的WL驱动器的组选择单一一个WL驱动器。来自电路29的另一信号(vccwlgrp)激活或唤醒32个WL驱动器，32个WL驱动器之一提供WL驱动信号。图3A的选择电路图3A的电路接收线32上的VccWL电位并选择性地在线50上提供此信号作为其输出(secvccwl)。当WL致能信号和子阵列选择信号均为高吋，NAND门47的输出为低。节点48通过晶体管46耦合到NAND门47的输出端，晶体管46总是开通的，因为其栅极耦合到Vcc。P沟道晶体管34和36的栅极耦合到节点48，并且从而这些晶体管在NAND门47的输出为低时均开通。此外，当节点48为低吋，P沟道晶体管38导通。此晶体管的漏极连接至P沟道晶体管44的栅极并且因此当NAND门47的输出为低吋，晶体管44不导通。此时，η沟道晶体管42不导通。应当注意，当选择图3Α的电路时,secvccwl信号被拖拉至VccWL,并且如将看到的，线50上的电位由预解码器以及选择电路29使用。当不选择子阵列或当不选择wel吋，NAND门47的输出为高，且节点48也为高。当这发生吋，晶体管34和36关闭，如晶体管38那样。现在，晶体管42导通，并且因为晶体管40总开通，所以晶体管44的栅极下降至地。通过晶体管44和46的路径使线50上的电位下降至VccWL以下。这里，晶体管44将晶体管34的漏极和栅极连接到一起，有效地提供降低secvccwl信号的ニ极管。晶体管40和46分别对晶体管42和门47提供防止较高电压VccWL的保护。当选择图3A的电路吋，晶体管42关闭，并且要不是晶体管40的话，VccWL的较高电位将在晶体管的漏极上。此时，晶体管40开通，因为其栅极耦合到Vcc。其提供阈值电压下降，使得晶 体管42不受到VccWL电位的影响。类似地，当取消对图3A的电路的选择时，要不是晶体管46的话，门47的输出将暴露于VccWL的较高电位。晶体管46两端的阈值电压下降因此减小了门47上的压カ(stress)。图3B的选择电路存在用于图2的结构中的诸如图3B中所示的电路的四个电路。每ー个接收解码的较低范围地址位之一并在线70、72和75上提供三个输出。当选择电路时，线75上的输出为较高电位VccWL。具体地，当选择电路时，来自线50的secvccwl通过P沟道晶体管52耦合到输出线75。当取消选择电路时，P沟道晶体管53导通，将线75钳制于Vcc。晶体管52,57和61的类似锁存器的布置使得在晶体管52和57导通吋，晶体管61关闭，并且类似地，当晶体管52和57关闭吋，晶体管61导通。晶体管61的导通使晶体管52的栅极和源极短路，因此晶体管52关闭。η沟道晶体管55和58将它们的栅极耦合到Vcc并且以结合图3Α讨论的相同方式分别对晶体管56和NAND门62提供保护。再次，如先前讨论的，没有晶体管55和58时,这些器件将暴露于较高电位。通过WL致能信号和子阵列选择信号来选择图3Β的电路，WL致能信号和子阵列选择信号均耦合到NAND门62和63。存在用于图2的结构的四个图3Β的电路，每个电路接收四个解码的较低范围地址信号之一。当门62的条件得到满足时，其输出为低，且节点60为低。当晶体管52和57导通时为这种情况，在线75上提供高输出信号。此时，节点54为低，并且因此晶体管61关闭。这里，晶体管53关闭，因为其漏极和栅极处于比Vcc高的电位，并且其源极常处于Vcc。当取消选择图3B的电路吋，门62的条件得不到满足，并且此栅极的输出为高，因此晶体管56导通，且晶体管57关闭。这容许晶体管53将线75維持在Vcc。节点54通过晶体管55和56牵引至地电位，并且晶体管61导通。节点60为高，关闭晶体管52。图3B的电路的较低部分提供两个输出信号，该信号逻辑上是相同的。当被选择吋，该两个信号耦合到Vcc。当被取消选择时，线70耦合到Vss，而由于电平移动器66，线72耦合到VssWL(线34)。满足门63所需的条件与针对门62的那些相同。门63的输出首先通过反相器64耦合，并且然后耦合到反相器65和66的输入端。线70的输出简单地通过反相器65反相，而线72上的信号利用图3C的电平移动器移动。线70和72上的信号通过图2的线30耦合到诸如图3B的WL驱动器的WL驱动器。用于图3B的四个电路中的每一个的线75上的信号耦合到32个WL驱动器。图3C的电平移动器图3C中详细示出了图3B的反相电平移动器66。再次，示出了提供线70上的信号的NAND门63和反相器64和65。反相器64的输出端耦合到晶体管80和82的栅极。晶体管81耦合在这些晶体管之间，其栅极通过晶体管88耦合到线72。晶体管88的栅极耦合到Vcc0包括晶体管83和84以及晶体管85和86的一对反相器耦合在Vcc和负电位VssWL之间。当选择图3C的电路吋，门63的条件得到满足，并且线72上的信号将为低，反相器64的输出为高，并且結果，晶体管80关闭，而晶体管82导通。因为晶体管81导通，所以晶体管84和85的栅极被拉低，且节点89的电位升高。这关闭晶体管83，并使得晶体管86导 通。线72通过晶体管88和86被拉至VssWL。需要注意，图3C的电路是两级连接器。线72通过晶体管81和82拉至接近地。然后通过晶体管85和86将其拉至更低。这减小VssWL电荷泵上的负载。当取消选择图3C的电路吋，晶体管80和82的栅极将为低，并且晶体管80将导通，将输出线72拉至Vcc。晶体管85也将导通，并且从而节点89将为低，并且晶体管86关闭，防止输出线被拉低。图4A的预解码器对用于图2的结构的每四个WL存在ー个图4A的预解码器。每个预解码器接收来自高范围的解码的地址位的补码(addrhb)和来自中范围的解码的信号的补码(addrmb)。当两个输入均为低吋，NOR门90的条件得到满足，于是在节点98处存在正信号。对于此条件，选择图4A的电路。对于至栅极90的所有其它输入，节点98为低，且取消选择电路。存在图4A中所示的两个电平移动器，ー个提供线91上的decpb信号，而另ー个提供线92上的decnb信号。当取消选择图4A的电路时,线91上的信号上升至secvccwl (线50)。此时，decnb信号处于Vcc。当选择电路时,线91上的信号处于Vss,并且相反,线92上的信号处于VssWL。当选择图4A的电路时，节点98为高，并且从而晶体管93和95停止导通，而晶体管96导通。这使得线91接地。在此条件下，晶体管100导通，加强晶体管93的关闭状态。在较低移动寄存器中，线98上的高信号导致晶体管106不导通，而晶体管104导通，将线92拉至VssWL。晶体管103也停止导通，加强晶体管104的开通状态。当节点98为低时，晶体管93和95导通。这使得线91达到线50上的电位(取消选择)。晶体管96和100不导通。在较低电平移动器中，当取消选择电路时，节点108为低，从而晶体管104关闭。另ー方面，晶体管106导通，将线92抬高至Vcc。线92上的此电位使得晶体管103导通，加强晶体管104的关闭状态。如较早电路中的情況，晶体管94提供对门90的保护并防止其暴露于较高正电位。晶体管102防止负电位到达节点98。这保护晶体管94和门90中的η沟道晶体管。类似地，晶体管101保护晶体管100的漏极-源极区免受负电位。图4Β的字线驱动器字线驱动器(N0R逻辑器件)包括串联P沟道晶体管110和112，当导通吋，ρ沟道晶体管Iio和112在线75和WL之间提供路径，并且由此使得WL达到VccWL。通过晶体管115和116的并联路径使得WL达至Ij VssffL0当选择WL时，decpb (线91)、wlegrppb (线70)、decnb (线92)、以及wlegrpnb (线72)在它们的低状态Vss或VssWL。在这些条件下，使得WL达到线75的VccWl，选择耦合到WL的那些单元。此时，晶体管115和116不导通。另ー方面，当取消选择电路时，晶体管110和112不导通，并且晶体管115和116导通，使得WL达到VssWL。WL以及晶体管110、112、115以及116的源极、漏极和栅极的调价在以下表
中列出。
权利要求1.ー种DRAM，其特征在于，包括 多个字线驱动器； 多个解码器，均用于从多个字线驱动器的组选择所述字线驱动器的组，所述第一解码器接收第一和第二范围的存储器地址中的解码的地址信号，并提供第一和第二选择信号；以及 多个第一选择电路，用于接收第三不同范围的存储器地址中的解码的地址信号，所述选择电路均提供耦合到字线驱动器的所述组的所述字线驱动器的多个第三和第四选择信号，使得对所述第一、第二和第三范围的地址中的每个唯一解码的地址选择单个字线驱动器。
2.如权利要求I所述的DRAM，其特征在于，其中，所述解码器采用NOR逻辑，并且其中，当选择字线驱动器的组时，所述第一和第二选择信号处于低状态。
3.如权利要求I所述的DRAM，其特征在于，其中，所述第三和第四选择信号处于低状态，以选择所述单个字线驱动器。
4.如权利要求I所述的DRAM，其特征在于，其中，所述字线驱动器采用NOR逻辑，用于所述单个字线驱动器的选择。
5.如权利要求I所述的DRAM，其特征在于，其中，在所述第一和第二范围中的所述解码的地址信号是互补信号。
6.如权利要求I所述的DRAM，其特征在于，其中，所述DRAM根据相对于地(Vss)的单个正电源Vcc操作，并且其中，取消选择的字线驱动器提供相对于Vss的负输出信号。
7.如权利要求6所述的DRAM，其特征在于，其中，所选择的字线驱动器提供比Vcc更大的输出信号。
8.如权利要求7所述的DRAM，其特征在于，其中，所述多个解码器、字线驱动器、和选择电路形成存储器中的扇区，并且包括用于提供扇区选择信号给所述第一选择电路的第二选择电路。
9.如权利要求8所述的DRAM，其特征在于，其中，所述扇区选择信号也耦合到所述解码器。
10.如权利要求9所述的DRAM，其特征在于，其中，当活动时，所述扇区选择信号比Vcc更大。
11.如权利要求10所述的DRAM，其特征在于，其中，所述第一选择电路提供用于所述第三范围的地址信号中的每个所述解码的地址信号的第五选择信号，所述第五选择信号比Vcc更大，所述第五选择信号提供给多个字线驱动器，包括所述单个字线驱动器。
12.如权利要求7所述的DRAM，其特征在于，其中，所述第一选择电路包括第一晶体管，用于保护第二晶体管以免暴露于比Vcc更大的电位。
13.如权利要求7所述的DRAM，其特征在于，其中，所述字线驱动器包括第一晶体管，用于保护第二晶体管以免暴露于比Vcc更大的电位。
14.ー种DRAM，其特征在于，包括 多个字线驱动器； 多个解码器，均使用NOR逻辑器件来提供选择所述字线驱动器的组的第一和第二选择信号，每个NOR逻辑器件接收从第一范围的存储器地址推导的第一解码的地址信号的补码和从不同于所述第一范围的第二范围的存储器地址推导的第二解码的地址信号的补码；以及 每个所述字线驱动器使用NOR逻辑，使得仅选择单个字线驱动器，每个驱动器接收来自所述解码器的所述第一和第二选择信号之一并且每个驱动器接收从不同于所述第一和第二范围的第三范围的存储器地址中的解码的地址信号推导的第三和第四选择信号。
15.如权利要求14所述的DRAM，其特征在于，其中，所述DRAM根据相对于地(Vss)的单个正电位Vcc操作，并且其中，所选择的字线驱动器提供比Vcc更大的输出信号。
16.如权利要求15所述的DRAM，其特征在于，其中，取消选择的字线驱动器提供相对于Vss的负信号。
17.如权利要求16所述的DRAM，其特征在于，其中，所述第一选择信号在其取消选择的状态下比Vcc更大并且所述第二选择在其选择的状态下是负的。
18.如权利要求17所述的DRAM，其特征在于，其中，所述第三选择信号在其选择的状态下是负的。
专利摘要公开了用于选择DRAM中的字线驱动器的NOR结构。分别在低、中和高范围解码的地址的补码用于选择最终字线驱动器。字线驱动器的输出处于相对于地为负的电位用于取消字线的选择以及比电源电位更大的正电位用于选择字线。
文档编号G11C11/4094GK202454286SQ201120536679
公开日2012年9月26日 申请日期2011年12月20日 优先权日2010年12月22日
发明者B·萨利尼瓦森, D·索马谢卡尔, F·哈姆扎奥卢, S·高希 申请人:英特尔公司