专利名称：一种状态转移时序逻辑的信号鉴相方法
技术领域：
本发明涉及一种状态转移时序逻辑的信号鉴相方法，该方法依据两个输入信号的上升沿或下降沿变化得到反映它们之间的相位误差的判断信号，属通讯、自动控制等技术领域。
背景技术：
在通讯、家电、自动控制等领域，广泛需要对两个信号之间的相位误差进行鉴别，从而进一步可以实现信号的同步处理或控制。在国际标准号码为0070050503的《锁相环原理，设计和应用》一书中对各种传统鉴相方法进行了介绍，其中包括一种双触发结构的鉴相方法，这个方法具有频率差和相位差的双重鉴别性能。这种信号鉴相方法的基本原理是利用两组触发逻辑实现对两个输入信号的边缘检测，然后进一步依据检测出的两个输入信号的上升沿或下降沿变化，采用组合逻辑实现鉴相状态转移，最终得到鉴相输出信号。
基于上述双触发结构的鉴相方法实现的电路装置在检测信号边缘时，会在线路中产生一些微小的毛刺脉冲，这些毛刺脉冲信号既有有效的控制信号，也有无效的毛刺脉冲干扰。这些毛刺脉冲信号很容易传播到输出，从而使鉴相输出信号上出现不应有的毛刺噪声。而且，有效的毛刺脉冲控制信号很容易受到无效脉冲毛刺的电磁干扰以及电路中杂散电容的影响，最终使得这个鉴相电路可能出现错误的鉴相信号输出。所以这种鉴相方法稳定性和可靠性都比较差。
双触发结构的鉴相方法不适合于借助电子设计自动化软件工具进行设计实现。由于双触发结构的鉴相方法完全采用了组合逻辑，而且需要依靠逻辑运算单元的反馈结构以及信号延时才能工作。然而，电子设计自动化软件工具往往具有逻辑优化的功能，这个功能为了减小设计目标的逻辑规模，会将组合逻辑单元重新拆分合并。所以，当按照双触发结构的鉴相方法在电子设计自动化软件工具上进行设计时，逻辑优化的处理过程会改变实际电路中的组合逻辑单元的反馈结构和信号延时关系，使得最终设计出的电路结果不能正确实现鉴相的功能。
出于数字通讯、数字化控制等应用的需要，希望通过软件程序在单片机、DSP和CPU等微处理芯片中实现信号的鉴相功能，但是采用软件算法不容易实现传统的双触发结构的鉴相方法。这是由于双触发结构的鉴相方法采用了很多组合逻辑单元，而且这些逻辑单元之间的关系复杂，如果将这些逻辑功能以及它们之间的信号关系直接转换为相应的软件算法，如此得到的软件程序势必代码规模庞大，调试困难，而且运行效率低。
发明内容
本发明的目的是提出一种状态转移时序逻辑的信号鉴相方法，以消除毛刺脉冲信号，提高信号鉴相的稳定性和可靠性，避免组合逻辑的反馈结构，易于采用软件算法实现的信号鉴相方法。
本发明提出的状态转移时序逻辑的信号鉴相方法，包括以下步骤1.对有待鉴相的两个方波脉冲序列信号u1和u2分别延时Ts时间，得到延时输出信号u1’和u2’，其中Ts是鉴相判断的时序间隔时间；2.依据上述第1步得到的信号u1和u1’的状态，对上述输入信号u1进行上升沿或下降沿判断，经过逻辑运算得到一个用以表征信号u1的上升沿或下降沿变化的信号e1，该信号的有效脉冲宽度为Ts；依据上述第1步得到的信号u2和u2’的状态，对上述输入信号u2进行上升沿或下降沿判断，经过逻辑运算得到一个用以表征信号u2的上升沿或下降沿变化的信号e2，该信号的有效脉冲宽度为Ts；3.依据上述第2步得到的信号e1和e2以及鉴相输出信号的状态up和down的状态，经过鉴相状态转移逻辑运算，产生一组输出信号up’和down’；4.上述第3步得到的输出信号up’和down’每隔时间Ts被锁存一次，锁存信号即为最终的鉴相输出信号up和down。
本发明的方法为实现信号鉴相提供了一种有效的结构和步骤。由于采用了时序逻辑控制，本方法不再依靠毛刺脉冲信号工作，这提高了鉴相的抗干扰能力。再者，上述第4部分鉴相信号的锁存输出是在时序控制下进行的，这避免了毛刺脉冲信号传播到鉴相输出信号上，从而减小了鉴相输出信号的噪声。此外，本方法的结构简单清晰，中间信号意义明确，这些都提高了鉴相处理的稳定性和可靠性。
本发明方法的第4部分在时序控制下锁存输出鉴相信号，然后鉴相输出信号再进入到第3部分的鉴相状态转移组合逻辑，这样构成了状态转移的反馈结构。这个结构避免了完全采用组合逻辑构成的反馈结构，使本方法能够不受电子设计自动化软件工具中逻辑优化处理的影响，便于利用电子设计自动化软件工具实现设计。
按照本发明方法的原理步骤可以设计出相应的鉴相程序，这个程序可以使单片机、DSP和CPU等微处理芯片实现信号鉴相的功能，而且这个程序代码具有简单清楚的结构流程，调试容易，算法执行效率高。
图1是本发明状态转移时序逻辑的信号鉴相方法的原理框图。
图2是输入信号u1上升沿判断逻辑运算的真值表参数实例。
图3是输入信号u2上升沿判断逻辑运算的真值表参数实例。
图4是本发明中鉴相状态转移逻辑运算的真值表参数实例。
图5是本发明的信号鉴相方法中的各个信号波形图。
具体实施例方式本发明状态转移时序逻辑的信号鉴相方法的原理框图如图1所示，该流程依据待鉴相输入信号u1和u2的上升沿，判别它们之间的相位差，产生鉴相输出信号up和down。整个电路在方波脉冲时钟信号clk的时序逻辑控制下工作，时钟信号clk的周期就是本发明方法中所述的时序间隔时间Ts。
如图1所示，输入信号u1和u2在时钟信号clk的每个上升沿时刻被锁存，锁存输出信号u1’和u2’分别是信号u1和u2的延时信号。
依据信号u1和u1’进行u1上升沿判断逻辑运算，本发明的实施例采用数字逻辑的真值表形式描述这一逻辑运算，图2给出了u1上升沿判断逻辑运算的真值表参数，信号e1是u1上升沿判断逻辑运算的输出，e1用宽度等于时序间隔时间Ts的高电平脉冲表示u1的上升沿变化。依据信号u2和u2’进行u2上升沿判断逻辑运算，图3给出了u2上升沿判断逻辑运算的真值表参数，信号e2是u2上升沿判断逻辑运算的输出，e2用宽度等于时序间隔时间Ts的高电平脉冲表示u1的上升沿变化。
信号e1和e2，以及由输出反馈回来的鉴相信号up和down，共同进行鉴相状态转移逻辑运算，图4给出了鉴相状态转移逻辑运算的真值表参数，逻辑运算后输出信号up’和down’。
在时钟信号clk的上升沿时刻，信号up’被锁存输出得到鉴相信号up，信号down’被锁存输出得到鉴相信号down。信号up和down即为本方法最后获得的鉴相信号。
以上描述的状态转移时序逻辑的信号鉴相方法的信号波形图如图5所示，信号up和down用一定宽度的负脉冲表示出了两个被鉴相输入信号u1和u2之间的相位差。
本发明方法可以采用软件算法实现，在软件中用二进制代码表示信号电平状态，其中信号的高电平状态用数据1表示，低电平状态用数据0表示。两个被鉴相输入数据分别是u1和u2，鉴相输出数据是up和down，并假设中间变量数据是u1’、u2’、e1、e2、up’和down’。具体的算法步骤描述如下1.输入数据u1和u1’依据下面的上升沿判断逻辑公式计算出数据e1e1＝u1 AND(NOT u1′)，其中，AND是与逻辑运算符号，NOT是非逻辑运算符号。
2.做赋值运算u1’＝u1。
3.输入数据u2和u2’依据下面的上升沿判断逻辑公式计算出数据e2e2＝u2 AND(NOT u2′)。
4.做赋值运算u2’＝u2。
5.依据e1、e2和当前数据up和down，按照鉴相状态转移逻辑真值表计算出up’和down’，图4给出了鉴相状态转移逻辑运算的真值表。
6.做赋值运算得到鉴相数据up和dwonup＝up’，down＝down’。
7.返回步骤1，循环本算法。
上述算法执行一次循环计算的时间等于本发明方法中所述的时序间隔时间Ts。
这个算法在微处理芯片中用软件实现，就使微处理芯片实现了信号的鉴相处理功能。
权利要求
1.一种状态转移时序逻辑的信号鉴相方法，其特征在于该方法包括以下步骤(1)对有待鉴相的两个方波脉冲序列信号u1和u2分别延时Ts时间，得到延时输出信号u1’和u2’，其中Ts是鉴相判断的时序间隔时间；(2)依据上述第1步得到的信号u1和u1’的状态，对上述输入信号u1进行上升沿或下降沿判断，经过逻辑运算得到一个用以表征信号u1的上升沿或下降沿变化的信号e1，该信号的有效脉冲宽度为Ts；依据上述第1步得到的信号u2和u2’的状态，对上述输入信号u2进行上升沿或下降沿判断，经过逻辑运算得到一个用以表征信号u2的上升沿或下降沿变化的信号e2，该信号的有效脉冲宽度为Ts；(3)依据上述第2步得到的信号e1和e2以及鉴相输出信号的状态up和down的状态，经过鉴相状态转移逻辑运算，产生一组输出信号up’和down’；(4)上述第3步得到的输出信号up’和down’每隔时间Ts被锁存一次，锁存信号即为最终的鉴相输出信号up和down。
全文摘要
本发明涉及一种状态转移时序逻辑的信号鉴相方法,首先对有待鉴相的两个方波脉冲序列信号u1和u2分别延时T
文档编号H03L7/00GK1345123SQ0114202
公开日2002年4月17日 申请日期2001年9月7日 优先权日2001年9月7日
发明者庞浩, 王赞基 申请人:清华大学