专利名称：逻辑合成流程中最佳化关键路径时序的方法
技术领域：
本发明关于电子电路设计的逻辑电路合成(logic synthesis)，尤其是一种用于逻辑电路合成流程中最佳化关键路径时序的系统与方法。
背景技术：
逻辑电路合成是由基本逻辑电路功能方块设计出一复杂的逻辑电路功能，此基本逻辑电路功能方块是衍生自基本逻辑电路功能的目标函式库。合成流程通常开始于以高阶描述语言定义欲达成的复杂功能。合成流程并建立一个基本逻辑电路方块的互连集合来达成上述被定义的复杂逻辑电路功能，每个基本逻辑电路方块或单元(cell)是包含一个或多个电路组件的群组，这些组件可以是晶体管、电容与其它用以执行一简单基本功能的基本电路组件群组。这样的逻辑电路单元至少包含两类组合单元(combinatorial cells)与序向单元(sequential cells)。
组合单元执行最基本的布尔逻辑功能，如NAND、NOR与逻辑反转，其通过由组合(combining)电子信号输入成为简单逻辑输出，来实现这些简单的功能。
所有可实现的电子电路需要一有限时间以传递一逻辑电路功能，此时间被称为传递延迟。由于需由基本晶体管组件组合成不同的组态，不同的逻辑电路功能通常有不同的传递延迟。当组合方块所合成的逻辑电路功能越复杂，则形成的逻辑电路路径数量越可观，这些路径是电子信号自组合单元的互连集合的输入传递至输出所通行的路线。实现愈复杂的逻辑电路功能则协调逻辑路径的传递时序愈趋困难。如果逻辑电路的时序未良好协调，逻辑电路功能可能会显现不能重制(transient)的失常行为或完全失效。
序向单元是为特殊逻辑电路，其配合所谓脉冲的同步信号以调节逻辑电路路径的时序。遍及于整个设计的同步事件(synchronization events)发生时，这些单元停止或许可逻辑信号通过一复杂逻辑电路功能，如同交通信号协调交通流量。序向单元以将数据储存于一内存功能的方式来停止逻辑数据，直到脉冲通过时序(clock passing time)发生为止。一序向单元脉冲传递所储存的逻辑数据所需时间称为脉冲传递延迟(clockpropagation delay)。于一逻辑停止脉冲事件(logic-halting clock event)完善储存数据前，必须呈现此数据的所需时间称为设定时间(setup time)。。序向单元的范例如正反器(flip-flops)与闩(latches)。
以一正反器或闩的资料通过脉冲事件开始，且以一正反器或闩的资料停止脉冲事件结束的逻辑电路路径被称为一时序路径。依此推论，具有两个序向单元的时序路径，需由组合单元连结上述两个序向单元。一时序路径包含第一序向单元的脉冲传递延迟、组合单元的传递延迟与第二序向单元所需的设定时间。一逻辑电路设计中最长的时序路径通常限制了整体设计的效能，因此被称为关键时序路径。
在合成过程中为改进一逻辑电路设计，最佳化此关键时序路径极为重要。图1是一合成设计流程中一个具有两个标准正反器的关键时序路径的示意图。此路径逻辑电路包含能执行任一逻辑电路功能的专门组合单元逻辑电路，如图1所示，关键时序路径由正反器1与11的脉冲至Q(Clock-to-Q)的传递延迟(tCQ1)、路径逻辑电路13的传递延迟(tpathlogic)、与正反器2与12的D至脉冲(D-to-Clock)的设定时间tDC2所构成。
一标准正反器包含两个相似的闩，一主要闩决定D至脉冲的设定时间，而另一从属闩提供脉冲至Q的传递延迟。若最佳化D至脉冲的设定时间，则会对脉冲至Q的传递延迟不利，反之亦然。因此，对一标准正反器而言，必需在主要闩与从属闩间做一个妥协。
除了正反器之外，常见的设计技术可利用两个个别的闩来实现时序功能，并在这两个闩间提供路径逻辑电路，但是这些技术需要更复杂的时序分析，并且更难以由一逻辑合成工具自动完成。
因此需要一种方法或系统在一逻辑电路合程流程中最佳化关键路径时序，使其能以逻辑电路合成的现有技术来施行。
发明内容
鉴于上述的发明背景，为了符合产业上利益的需求，本发明的一实施例提供一种在逻辑电路合成流程中最佳化关键路径时序的方法与系统，可用以解决上述传统技术未能达成的标的。在一具体实施例中，揭示了逻辑电路合成流程中最佳化关键路径时序的一系统，该系统包含一个传递延迟最佳化的第一脉冲逻辑电路单元、一个设定时间最佳化的第二脉冲逻辑电路单元与一路径逻辑电路。第一脉冲逻辑电路单元的输出是耦接于路径逻辑电路，并且被传送至路径逻辑电路作处理。第二脉冲逻辑电路单元具有与第一脉冲逻辑电路单元相同的逻辑电路功能，其输入耦接于路径逻辑电路的输出。路径逻辑电路的输出则传送至第二脉冲逻辑电路单元作处理。关键路径时序由第一脉冲逻辑电路单元的传递延迟、路径逻辑电路的传递延迟与第二脉冲逻辑电路单元的设定时间所决定。在逻辑电路合成流程中，设计速度与耗电量可通过由较佳的关键路径的脉冲最佳化得到改善。
本发明的另一实施例提供逻辑电路合成流程中最佳化关键路径时序的一系统，该系统具有一路径逻辑电路与一传递延迟最佳化的脉冲逻辑电路单元，。脉冲逻辑电路单元的输出是耦接于路径逻辑电路的输入且被传送至路径逻辑电路作处理。
本发明的又一实施例提供一逻辑合成流程中最佳化关键路径脉冲的系统。此系统包含一路径逻辑电路与一设定时间最佳化的脉冲逻辑电路单元。该脉冲逻辑电路单元乃耦接于路径逻辑电路以接收与处理路径逻辑电路的输出。
本发明在一实施例提供一逻辑合成流程中最佳化关键路径脉冲的方法。此方法包含设计一个具一最佳化传递延迟的第一脉冲逻辑电路单元，与一个具一最佳化设定时间的第二脉冲逻辑电路单元。此方法的步骤包括将第一脉冲逻辑电路单元耦接于路径逻辑单元，将第一脉冲逻辑电路单元的输出传送至路径逻辑单元作处理。此方法更包括将第二脉冲逻辑电路单元耦接于路径逻辑电路以接收与处理路径逻辑电路的输出，该第二脉冲逻辑电路单元与第一脉冲逻辑电路单元的逻辑功能相同。
图1是为合成设计流程中具有两标准正反器的一关键路径流程示意图；图2(a)是为一典型闩的符号表示；图2(b)是以晶体管来实现的一典型闩示意图；图3是一典型闩的时序关系示意图；图4是一包含两个闩与一脉冲网络的典型正反器单元的示意图；图5是一典型正反器的时序关系示意图；图6是在合成设计流程中具有一传递延迟最佳化的正反器与一设定时间最佳化的正反器的一关键路径时序示意图；图7是本发明在关键时序路径的时序关系示意图；图8是通过由修正脉冲缓冲网络来最佳化的正反器脉冲传递延迟示意图；图9(a)至图9(c)是一缓冲反向器的电路模块示意图，该缓冲反向器一基本的闩组件。
图10(a)至图(c)是一传送闸的电路模块，该传送闸是一基本的闩组件；图11是一典型D型闩的简化电路模块；图12(a)与图12(b)是典型D型闩的另外的结构，其最佳化了数据设定时间；图13示意了在D型正反器与设定/重设正反器功能间的关系；
图14示意了包含两RS闩与一脉冲缓冲正反器的一典型设定/重设正反器；图15示意包含组合了输入缓冲/脉冲隔绝阶段与输出缓冲/信号检索阶段的典型RS闩；图16示意了在合成设计流程中具有一传递延迟最佳化的设定/重设正反器与一设定时间最佳化的设定/重设正反器的一关键路径时序；图17是在合成设计流程中具有传递延迟最佳化的脉冲逻辑电路单元与一设定时间最佳化的脉冲逻辑单元的一关键路径时序示意图；以及图18是本发明的一合成设计流程的流程图。
主要组件符号说明φ/φ 埠A 输入接点Cdin 电容Cfin 电容Ci1 电容Ci2p 电容Ci2n 电容CL 电容Cp1 电容Cp2a 电容Cp2b 电容Cpd 寄生电容Cpf 电容Cpin 电容Cptg1 电容Cptg2 电容CLK 脉冲
D 数据输入I1 接点I2 接点I3 接点In_1 输入埠In_2 输入埠Out_1 输出埠Out_2 输出埠P1 传递路径P2 传递路径P1 与P1互补的传递路径P2 与P2补的传递路径Q 埠Q 埠S 设定埠R 重设埠Rd 电阻Rf 电阻Rin 电阻Rn1 电阻Rn2 电阻Rp1 电阻Rp2 电阻Rtg 电阻Wn/Ln 长宽比Wp/Lp 长宽比Y 输出接点tCQ 传递延迟
tCQ1 脉冲至Q(Clock-to-Q)的传递延迟tCQ2 脉冲至Q(Clock-to-Q)的传递延迟tDC 设定时间tDC1 D至脉冲(D-to-Clock)的设定时间tDC2 D至脉冲(D-to-Clock)的设定时间tpathlogic路径逻辑电路13的传递延迟11 标准正反器112 标准正反器213 路径逻辑电路20 闸21 缓冲反向器22 传送闸23 信号检索机制41 闩142 闩243 脉冲网络61 具有快速脉冲至Q延迟(Clock-to-Q)的正反器62 具有快速D至脉冲设定(D-to-Clock)的正反器63 路径逻辑电路81 闩182 闩283 脉冲网络90 正反器92 反向器93 P信道装置94 开关95 开关100 传送闸
102 闸103 闸104 传送闸开关105 传送闸开关111 输入反向器112 传送闸113 输出驱动器114 检索机制回馈反向器115 信号检索机制116 载入电容120 输入反向缓冲器121 传送闸122 缓冲反向器123 缓冲反向器124 缓冲器125 电容126 传送闸127 缓冲反向器128 缓冲反向器129 缓冲反向器141 RS闩142 RS闩151 脉冲隔绝机制152 信号检索机制161 设定/重设正反器162 设定/重设正反器163 路径逻辑电路171 第一脉冲逻辑电路单元
172 第二脉冲逻辑电路单元173 路径逻辑电路181 设计一具有最佳化的传递延迟的第一脉冲逻辑电路单元182 设计一具有最佳化的设定时间的一第二脉冲逻辑电路单元183 配置第一脉冲逻辑电路单元于路径逻辑电路之前184 配置第二脉冲逻辑电路单元于路径逻辑电路之后具体实施方式
本发明在此所探讨的方向为一种逻辑电路合成流程中最佳化关键路径时序的系统与方法。为了能彻底地了解本发明，将在下列的描述中提出详尽的步骤及其组成。显然地，本发明的施行并未限定于逻辑电路合成流程中最佳化关键路径时序的系统与方法的技艺者所熟习的特殊细节。另一方面，众所周知的组成或步骤并未描述于细节中，以避免造成本发明不必要的限制。本发明的较佳实施例会详细描述如下，然而除了这些详细描述的外，本发明还可以广泛地施行在其它的实施例中，且本发明的范围不受限定，以所列的专利范围为准。
由图1可知正反器11、12与路径逻辑单元13建构出合成的最关键时序电路，以组织系统的信号时序与流程。用于建构一正反器的主要组件为一个闩。图2(a)中为一典型闩20的代表符号；参照图(2b)，举例一以晶体管施行的典型闩20的示意图。闩20包含一缓冲反向器21、一传送闸22与一信号检索机制23。当当受到互补脉冲信号φ与φ致能，传送闸22连结缓冲反向器21的输出至信号检索机制23。该结构能让输入信号D驱动缓冲反向器21与传送闸22，控制信号检索机制23的状态且在Q的输出端显现。输入信号D历经传递至成为一输出Q所需的时间为如图3所示的传递时间tDQ。闩的另一个特性延迟为tCQ，该延迟是当φ与φ信号转换而开启传送闸22时，稳定输入信号D出现于输出Q所需的时间。为实现一快速电路，传递延迟tDQ与tCQ需减低至其最小值。
另外一个主要时序关系乃设定时间tDC，发生在互补脉冲信号关闭传送闸22与隔绝信号检索机制23的前，如图3所示。为使信号检索机制23可反映信号D的正确状态，信号D必须在信号检索机制23被传送闸22隔绝一段特定时间的前达到一稳定逻辑状态。对一快速电路而言，最小化设定时间tDC亦为所需。
由于缓冲反向器21、传送闸22与信号检索机制23是交互连结，一闩的时序参数tDC、tDQ与tCQ并非各自独立。例如，增加传送闸22的驱动强度会降低传递时间tCQ，但额外的寄生负载导致设定时间tDC增加。由此设计相关的结构与装置熟知相关技艺者可轻易推知参数tCQ与tDC的反向关系。
参照图4，其中例举了一典型反向器单元，其包含两串联的闩41、42与一脉冲网络43(c1ock network)。脉冲网络43在脉冲反相时让数据通过闩41、42间来调节资料流。，图5示意从正反器的外部埠(ports)来看脉冲CLK、数据输入D与正反器输出Q的时序关系。如果通过脉冲网络的传递延迟为可忽略，可得知正反器tDC的设定时间为正反器电路中闩1(41)的设定时间。同样地，如果脉冲网络的延迟可以被忽略的话，正反器的传递延迟tCQ为闸2(42)的传递延迟。脉冲网络的有限延迟加长tCQ的延迟，并且降低tDC。
目标函式库一般包含标准正反器逻辑电路功能，其时序在脉冲至Q传递延迟tCQ与D至脉冲设定时间的间妥协，这是由于这两个参数间具有反比的关系。如图1所示，在一具有两个标准正反器的合成设计流程中，脉冲至Q传递延迟tCQ与D至脉冲设定时间tDC的妥协会导致一非最佳化的关键时序路径，这是因为每一个正反器与该关键路径时序是受限于非关键的路径时序。图6示意了本发明的一合成设计流程，其关键路径时序具有一个传递延迟最佳化的传递正反器61与一个设定时间最佳化的接收正反器62。正反器61、62具有相同的逻辑电路功能，却是以不同的时序最佳化来设计。传递正反器61对较小传递延迟tCQ1作最佳化，而接收正反器62对较小设定时间tDC2作最佳化。本发明提出具有两个独立且最佳化序向单元的一目标函式库以供合成流程使用。传递正反器61与一路径逻辑电路63间的传递路径为P1，而路径逻辑电路63与接收正反器62间的传递路径为P2。
参照图7，其示意了在图6的关键路径时序的时序关系。给定一脉冲周期时间tcycle，传递延迟tCQ1最佳化的传递正反器61反映在传递路径P1上，而设定时间tDC2最佳化的接收正反器62反映在传递路径P2上。通过由最佳化一正反器(如传递正反器61)的传递延迟tCQ与最佳化另一正反器(如接收正反器62)的设定时间tDC，设定时间/递送延迟的折衷问题可独立于一般组合路径逻辑电路的传递延迟tpathlogic而获得解决。由于传递正反器的tCQ1与接收正反器的tDC2是个别最佳化来降低关键路径时序，这种创新的合成方法相较于运用折衷设定/传递延迟正反器的合成方法，可以达到一较快的设计。
最佳化正反器的设定与传递延迟可以两个现有的方法来达成，包含在正反器层加入/移除脉冲网络延迟与控制闩组件的大小。有关最佳化正反器的设定与传递延迟的细部讨论可参照Skew Tolerant Circuit Design一书(Skew Tolerant Circuit Design by David Harris，Morgan KaufmannPublishers，2001，pp.52-54)。若以第一种方法调整脉冲网络来最佳化传递延迟，请再一次参照图4，可知脉冲至Q传递延迟时序开始于CLK埠，递送过图标中两个脉冲网络43的反向器，并且启动闩2(42)至一穿透(transparent)状态，使其可递送资料输出至Q埠。从CLK埠至闩2(42)的最短路径为一个单一脉冲网络反向器CLK至φ端口，此最短路径决定闩2(42)与正反器整体开始递送储存于闩2(42)的数据的最早时间。图8示意一个相同功能的脉冲网络，该网络直接连结CLK埠至闩2(82)的φ埠，建立一个能从闩2(82)传送数据的较快路径。此较快路径致使图8的正反器较图4的正反器具有较短的传递延迟。因此，图8的正反器比图4的正反器更为最佳化，且图8的正反器是图6中关键路径时序的起始正反器61更好的选择。
回顾设定时间，参照图2(b)，φ埠与φ埠控制允许数据信号D通过反向器21与传送闸22，并影响数据检索机制23。在闩20的检索阶段，传送闸22关闭并且阻止资料端口D与信号检索机制23间进一步的资料流。设定时间乃资料D与φ/φ间转变的延迟，使得数据D上一个可能的转变能够在φ与φ的转换关闭传送闸22的前，正确地递送并储存于信号检索机制23。图3绘示一tDC的量测波型图。
图8的正反器比图4的正反器较快关闭闩1(81)，是因图8的正反器使用一个具有较少缓冲反向器阶段的脉冲网络83。假设两个正反器的闩1(81)设计为相同，就图8的正反器而言，数据D一定会较早到达，因为图8的正反器的φ与φ信号较早到达。亦即，图8的正反器显示一个较大的设定时间。因此，就设定时间而言，图4的正反器相较于图8的正反器更为最佳化，并且对图6的关键路径时序整体而言，图4的正反器会是正反器62的较佳选择。
由此可知传递延迟或设定时间任一者的最佳化可由调整一给定的正反器其脉冲网络的延迟来达成。第二种缩简闩组件规模来最佳化设定时间与传递延迟的方法为熟悉相关技术者所熟知，相关细节可参考LogicalEffort(Logical Effort by I.Sutherland，et a1，Morgan Kaufmann Publishers，1999，pp.45-61)。某些程度的传递延迟或设定时间最佳化可以透过晶体管缩简规模与缓冲区配置来施行于正反器组件自身的闩中。
一数字电路中的晶体管可以想象成一个电子开关，如图9所示。一闩组件，如图9(a)所示的CMOS反向器92(亦可参照图2(b)的21)具有一N信道装置92与一P信道装置93，如图9(b)所示，，其宽/长比分别为Wn/Ln与Wp/Lp。该电路可以被模块化成为两个开关94、95的网络如图9(c)所示。开关的传导电阻Rn1是与N信道装置92的宽/长比成反比，同样地，开关的传导电阻Rp1的是与N信道装置93的宽/长比成反比。电阻Rn1与Rp1限制了一给定的供应电压下能强行通过晶体管开关94、95的电流。
所有实体结构本身具有一个容量来储存某些量的电荷，这个性质被称为电容。在最佳化设定与传递延迟的应用上，其为限制一晶体管启闭速度的一种寄生现象。这是因为一电性接点的电压改变率与该接点的电流充电成正比，并与该接点的电容特性成反比。例如，图9(c)的CMOS反向器90中存在两电容Ci1与Cp1。电容Ci1影响输入接点A，并且与晶体管的闸区域WpLp+WnLn成正比。电容Cp1是一输出电容，其与源极与汲极的结构有关，与晶体管Wp+Wn的宽度总和成正比。
图10(a-c)是一基本闩(请参照图2(b)示出的组件22)的一传送闸100的一相似模块分析。参照图10(c)的详细模块，开关电阻Rn2与Rp2是分别与Wn/Ln及Wp/Lp成反比。不同于反向器90在一给定状态中只启动N信道92与P信道93两者的一，传送闸开关104、105是同时开启或同时关闭。信号φ必需驱动一输入电容Ci2n，其与N信道晶体管WnLn的区域成正比。同样地，信号φ必需驱动一输入电容Ci2p，其与N信道晶体管WpLp的区域成正比。电容Cp2a与Cp2b是大小相似，并且与Wn+Wp晶体管宽度的总和成正比。
为了降低一晶体管电路的延迟，必须最小化开关电阻与由开关电阻所充电的负载电容，开关电阻与负载电容的乘积与传递延迟成直接正比。在现有技术中，如果对一装置维持一常数的长度(maintain a constantlength)，可增加该装置的宽度以降低晶体管的开关电阻，进而降低驱动一给定负载电容的开关的传递延迟。当装置加入网络中时便需要最佳化，这是由于增加一晶体管的宽度便会对驱动该晶体管的前一状态呈现出一个较大的负载电容。
如果以基本晶体管模块理论套用于图2的闩20，便可列出闩20的设定与传递延迟最佳化的可能性与限制，如图11所示，，为说明的便，简单分析描述该开关于D埠的单一个低至高的转换。
在单元设计(cell design)中的一个共通规格为限制输入与输出的最大电容量。参照图11(b)，这些电容分别为Cin与CL。设定闩输入电容可建立输入反向器111的输入电容，由此限制了最大宽度，也限制了最小开关电阻Rin与寄生电容Cpin。图11(a)中信号检索机制回馈反向器114只需要对程序溢漏(process leakage)补偿，并且增加闩对噪声的排阻，因此大宽度的晶体管便非必需。此外，，大宽度晶体管也会增加Cfin，因而增加输出驱动器113除了CL116外所需开关的负载电容。基于这些理由，检索机制回馈反向器114通常缩减至制程所容许的最小晶体管宽度。
由上述的限制，大致仅存传输闸112与输出驱动器113可作为最佳化的基本组件，虽然精确的最佳化需要复杂的模块化与计算机仿真，仍可针对一最佳化传递延迟或设定时间的装置获得某些基本概念。
例如，在图11(b)中，可通过由增加包含输出驱动器113在内的晶体管的宽度来降低闩的传递延迟，直到寄生电容Cpd达到电容Cfin与CL所呈现的有效负载电容量。增加晶体管宽度会降低驱动电阻Rd与最小化输出驱动器113的传递延迟。进一步增加晶体管宽度在实质上并不会降低延迟，因为驱动电阻的降低是由比例增加晶体管本身寄生电容Cpd来达成。
最小化通过传送闸112的传递延迟较复杂些，因为仅将载入电容CL116连结至输入反向器111时，传送闸112并不产生信号增益。输入反向器111实际上提供充电电流至包括Cpin、Cptg1、Cptg2、Cdin与Cpf在内的载入电容，由于Cin为固定，因而输入反向器111驱动电阻固定为Rin，而输入反向器111寄生负载固定为Cpin。由于回馈反向器114为一个最小装置，信号检索回馈反向器寄生电容Cpf为固定，并且经前段所叙的传递最佳化后，Cdin为固定。增加传送闸112中晶体管的宽度将会降低Rin+Rtg的整体开关电阻，但也增加寄生电容Cptg1与Cptg2。不过在传送闸112的装置宽度增加的时，传送闸112的传递延迟将会减少，直到整体寄生电容Cptg1+Cptg2达到与Cdin、Cpf与Cpin所呈现整体电容相同的量。
组合传送闸112与输出驱动器113的最小传递延迟的最佳化，可产生一最小传递延迟最佳化的闩。最小化的时序路径是由φ/φ端口通过传送闸112、输出驱动器113至在Q埠所见的载入电容CL 116。
闩设定时间的最佳化一般而言不同于传递延迟的最佳化，因为需要强调不同的时序路径。例如，在图11的闸中，信号检索机制115须尽可能快速地切换。为达到此，必须最小化从接点I2到Q再回到I2的循环延迟，这意味需限制可容忍的负载电容CL116。降低从接点I2到Q再回到I2的循环延迟需要降低输出驱动器113的输入电容Cdin，这意味驱动器113的宽度需降低至一最小值，设定时间可降低但需付出代价在闩传递延迟的上。表现在传送闸112的电容负载亦需要最小化，而传送闸宽度降低至寄生电容Cptg1与Cptg2相近于被降低的Cdin所呈现的负载。
组合传送闸112与输出驱动113的最小设定最佳化可得一最小设定最佳化的闩。此最佳化的路径是从D埠通过输入反向器111、传送闸112、输出驱动器113，最后通过信号检索回馈反向器114再回到I2埠。来自D端口的输入信号必需递送通过该路径，并且完成信号检索功能，这必需在通过由信号φ与φ将传送闸112停止运作以隔绝信号检索机制115的前来完成。
对图11(a)的闩作基本结构修改亦可用于设定时间的最佳化。其中一个最小化设定时间的装置涉及缩小输出驱动器113与最小化加载电容CL116。限制一个闩的CL125影响的的常见装置是利用负载电容CL125缓冲接点124，如图12(a)所示。缓冲接点I3可降低从I2经I3再回到I2的整个循环的延迟，但注意传递延迟已被通过缓冲器124的延迟所增加。
降低设定时间的一额外装置包含移除输入反向缓冲器120与依赖前一阶段的输出来驱动闩数据输入D，如图12(b)所示。图12(a)的相同的缓冲概念可用于协调D至Q的逻辑极性。由于数据传递延迟路径已经被一反向器传递延迟所降低，并且设定路径牵涉数据与脉冲路径的相对时序，设定时间大致上已被图12(a)的一反向器传递延迟所降低。解除输入数据反向器其一可能的缺点为在考量闩输入阻抗与前一阶段的驱动能力的下，此方法需要额外的合成限制与特性。
本发明的本质为从一目标函式库合成一设计，该目标函式库具有两个相同的功能但不同的最佳化时序的序向单元。序向单元涉及一大型单元家族，其拥有储存数据状态的能力。遍及这家族的为一群闩与正反器，只要其能够以不同的设定或传递延迟最佳化来建立序向单元，这些装置中的每一个都可以用以施行于本发明。最佳化CMOS闩与一D型正反器的方法已经详尽地探讨过了，然而这些方法可同样地应用在其它型式的正反器上。
虽然本发明运用一D型正反器，通过由增加外部闸以将一形式的正反器转换至另一形式为常见可行的作法，更多有关正反器转换形式的信息可参考Fundamentals of Logic Design by Charles H.Roth，West PublishingCompany，1979，p 233。例如，可以用图13所示一设定/重设正反器来取代D型正反器，将原本的D逻辑路径切成一正与负逻辑路径来作为设定(S)与重设(R)输入即可简单地达成。
与D型正反器相似的方式，图14中设定/重设正反器包含两个闩141、142由一脉冲缓冲网络143所连结。另外，相似于D型闩，每一个RS闩(RS-latch)是由一输入缓冲反向阶段、一脉冲隔绝机制151与一信号检索机制152所组成，如图15所示。D型闩使用一传送闸做为脉冲隔绝机制，其中RS闩利用一NAND功能去切割数据路径S与R成为信号检索机制152。就D型闩与RS闩以及D型正反器与设定/重设正反器的间的相似性来考量，上述通过由修改脉冲缓冲网络与简化闩来最佳化设定时间与传递延迟的方法亦可用在设定/重设正反器的设计上。待一脉冲传递最佳化的设定/重设正反器与一设定最佳化的设定/重设正反器建构完成后，即可加入合成目标函式库，并且以本发明图16中所示的方法来施行。
关键路径时序开始于设定/重设正反器161的一脉冲至Q/Q传递延迟，如互补路径P1与P1所示，该路径时序继续经过路径逻辑电路163的组合逻辑电路。关键路径时序尚需加入设定/重设正反器162的设定时间，其以路径时序P2与P2表示。图16举例了本发明的一实施方式，正反器161是针对快速脉冲至Q/Q的传递最佳化，而正反器162是针对快速设定/重设输入设定至脉冲信号CLK最佳化。该电路是根据现今技术进行改良，其中每一个相同功能的正反器亦具有相同的时序最佳化。
图17绘示一合成设计流程的一关键路径时序，此路径时序包含一传递延迟最佳化的脉冲逻辑电路单元与一设定时间最佳化的脉冲逻辑电路单元。第一脉冲逻辑电路单元171是经特别设计以最佳化其脉冲至Out_1(Clock-to-Out_1)传递延迟，而第二脉冲逻辑电路单元172是最佳化其In_2至脉冲(In_2-to-CLK)设定时间。熟知相关技术者可以轻易地推知一脉冲逻辑电路单元可有更多的输入及/或更多的输出，在这样的情形下，每一个脉冲至Out_1传递延迟与每一个In_2至脉冲设定时间必需各自作最佳化。每一个脉冲逻辑电路单元只最佳化一部分，例如传递延迟或设定时间两者之一，来排除现有技术中在这两个时序间所做的妥协。关键路径时序是以脉冲逻辑电路单元1、171的脉冲至Out_1传递延迟、路径逻辑电路173传递延迟、与In_2至脉冲设定时间来决定。显然根据具体实施例的最佳化脉冲逻辑电路单元缩短了关键路径时序，间接地加速了电路的作业。
参照第18图，其示意本发明的一合成设计流程的一作业流程图。该作业启始于步骤181，其中一第一脉冲逻辑电路单元乃设计为具有一最佳化脉冲至Out_1(Clock-to-Out_1)传递延迟。该最佳化可由在正反器层用简化闸组件或调整脉冲网络延迟来达成。在步骤182，一第二脉冲逻辑电路单元乃设计为具有一最佳化的In_2至脉冲(In_2-to-CLK)设定时间，该最佳化是如上述对第一脉冲逻辑电路单元所做的最佳化来达成。步骤183将第一脉冲逻辑电路单元配置于一路径逻辑电路的前，同样地，步骤184将第二脉冲逻辑电路单元配置于该路径逻辑电路之后。关键时序路径是由第一脉冲逻辑电路单元的脉冲至Out_1传递延迟、路径逻辑电路的传递延迟与第二脉冲逻辑电路单元的In_2至脉冲设定时间来决定。在这种情形下，通过由关键路径的较佳的时序最佳化，本发明将可以改善设计速度与降低电力消耗，并且本发明可以现今的逻辑电路合成技术来施行该设计。
虽然上述的一些具体实施例中是从设计一具有最佳化递送延迟正反器与另一具有最佳化的设定时间的正反器来考量，以降低关键路径时序，包含其精神与领域的其它方式亦可用以施行于本发明。例如，其它脉冲逻辑电路单元可用以被最佳化来降低关键路径时序，在此考量下，图6与图8所述的具体实施例仅为了用来帮助呈现本发明运用正反器或脉冲逻辑电路所达成的相关优点，并非用以限定本发明。
显然地，依照上面实施例中的描述，本发明可能有许多的修正与差异。因此需要在其附加的权利要求项的范围内加以理解，除了上述详细的描述外，本发明还可以广泛地在其它的实施例中施行。上述仅为本发明的较佳实施例而已，并非用以限定本发明的申请专利范围；凡其它未脱离本发明所揭示的精神下所完成的等效改变或修饰，均应包含在下述申请专利范围内。
权利要求
1.一种数据处理系统，其特征在于数据处理系统包含一路径逻辑电路；一第一脉冲逻辑电路单元，该第一脉冲逻辑电路单元耦接于该路径逻辑电路，并且该第一脉冲逻辑电路单元的输出是传送至该路径逻辑电路以处理该第一脉冲逻辑电路单元的输出，其中该第一脉冲逻辑电路单元是对传递延迟作最佳化；以及一第二脉冲逻辑电路单元，该第二脉冲逻辑电路单元具有与第一脉冲逻辑电路单元相同的逻辑电路功能，并且耦接于该路径逻辑电路以接收并处理该路径逻辑电路的输出，其中该第二脉冲逻辑电路单元是对设定时间作最佳化。
2.根据权利要求1所述的数据处理系统，其特征在于，所述该第一脉冲逻辑电路单元的传递延迟、该路径逻辑电路的传递延迟与该第二脉冲逻辑电路单元的设定时间决定一关键路径时序。
3.根据权利要求1所述的数据处理系统，其特征在于，所述该第一脉冲逻辑电路单元是通过由简化该第一脉冲逻辑电路单元内的闩来对传递延迟作最佳化。
4.根据权利要求1所述的数据处理系统，其特征在于，所述该第一脉冲逻辑电路单元是通过由调整一脉冲网络来对传递延迟作最佳化。
5.根据权利要求1所述的数据处理系统，其特征在于，所述该第二脉冲逻辑电路单元是通过由简化该第一脉冲逻辑电路单元内的闩来对设定时间作最佳化。
6.根据权利要求1所述的数据处理系统，其特征在于，所述该第二脉冲逻辑电路单元是通过由调整一脉冲网络来对设定时间作最佳化。
7.根据权利要求1所述的数据处理系统，其特征在于，所述该第一脉冲逻辑电路单元的传递延迟是在一脉冲的相位转换中由一稳定输入数据至产生一输出所需要的时间。
8.根据权利要求1所述的数据处理系统，其特征在于，所述该第二脉冲逻辑电路单元的设定时间是一输入数据被储存为一稳定逻辑状态所需要的时间。
9.一种数据处理系统，其特征在于包含一路径逻辑电路；以及一脉冲逻辑电路单元，该脉冲逻辑电路单元耦接于该路径逻辑电路，并且该脉冲逻辑电路单元的输出被送至该路径逻辑单元以处理该脉冲逻辑电路单元的输出，其中该脉冲逻辑电路单元是在对传递延迟作最佳化。
10.根据权利要求9所述的数据处理系统，其特征在于，对该脉冲逻辑电路单元的传递延迟作最佳化使得关键路径时序最小化。
11.根据权利要求9所述的数据处理系统，其特征在于，所述该脉冲逻辑电路单元是通过由简化该脉冲逻辑电路单元内的闩来对传递延迟作最佳化。
12.根据权利要求9所述的数据处理系统，其特征在于，所述该脉冲逻辑电路单元是通过由调整一脉冲网络来对传递延迟作最佳化。
13.根据权利要求9所述的数据处理系统，其特征在于，所述该脉冲逻辑电路单元的传递延迟是在一脉冲的相位转换中由一稳定输入数据至产生一输出所需要的时间。
14.一种数据处理系统，其特征在于包含一路径逻辑电路；以及一脉冲逻辑电路单元，该脉冲逻辑电路单元耦接于该路径逻辑电路以接收并处理该路径逻辑电路单元的输出，其中该脉冲逻辑电路单元是对设定时间作最佳化。
15.根据权利要求14所述的数据处理系统，其特征在于，所述该脉冲逻辑电路单元的设定时间作最佳化使得关键路径时序最小化。
16.根据权利要求14所述的数据处理系统，其特征在于，所述该脉冲逻辑电路单元是通过由简化该脉冲逻辑电路单元内的闩来对设定时间作最佳化。
17.根据权利要求14所述的数据处理系统，其特征在于，所述该脉冲逻辑电路单元是通过由调整一脉冲网络来对设定时间作最佳化。
18.根据权利要求14所述的数据处理系统，其特征在于，所述该脉冲逻辑电路单元的设定时间是一输入数据被储存成一稳定逻辑状态所需要的时间。
19.一种最佳化关键路径时序的方法，其特征在于，该方法包含设计一具有最佳化的传递延迟的第一脉冲逻辑电路单元；设计一具有最佳化的设定时间的第二脉冲逻辑电路单元；耦接该第一脉冲逻辑电路单元至一路径逻辑电路，并将该第一脉冲逻辑电路单元的输出传送至该路径逻辑电路以处理该第一脉冲逻辑电路单元的输出；以及耦接该第二脉冲逻辑电路单元至该路径逻辑电路以接收并处理该路径逻辑电路的输出，该第二脉冲逻辑电路单元具有与该第一脉冲逻辑电路单元相同的逻辑电路功能。
20.根据权利要求19所述的最佳化关键路径时序的方法，其特征在于，所述该第一脉冲逻辑电路单元的传递延迟、该路径逻辑电路的传递延迟与该第二脉冲逻辑电路单元的设定时间决定一关键路径时序。
21.根据权利要求19所述的最佳化关键路径时序的方法，其特征在于，所述该第一脉冲逻辑电路单元的递送延迟是在一脉冲的相位转换中由一稳定输入数据至产生一输出所需要的时间。
22.根据权利要求19所述的最佳化关键路径时序的方法，其特征在于，所述该第二脉冲逻辑电路单元的设定时间是一输入数据被储存成一稳定逻辑状态所需要的时间。
23.根据权利要求19所述的最佳化关键路径时序的方法，其特征在于，所述该设计该具有最佳化的传递延迟的第一脉冲逻辑电路单元包含简化该第一脉冲逻辑电路单元内的闩。
24.根据权利要求19所述的最佳化关键路径时序的方法，其特征在于，所述该设计该具有最佳化的传递延迟的第一脉冲逻辑电路单元包含调整一脉冲网络。
25.根据权利要求19所述的最佳化关键路径时序的方法，其特征在于，所述该设计该具有最佳化设定时间的第二脉冲逻辑电路单元包含简化在该第二脉冲逻辑电路单元内的闩。
26.根据权利要求19所述的最佳化关键路径时序的方法，其特征在于，所述该设计该具有最佳化的设定时间的第二脉冲逻辑电路单元包含调整一脉冲网络。
全文摘要
本发明揭示逻辑电路合成流程中最佳化关键路径时序的方法与系统。一传递延迟最佳化的第一脉冲逻辑单元耦接于一路径逻辑电路的前，另一设定时间最佳化的第二脉冲逻辑单元则耦接于该路径逻辑电路的后，其逻辑功能则与第一脉冲逻辑单元相同。关键路径时序是由第一脉冲逻辑电路单元的传递延迟、路径逻辑电路的传递延迟与第二脉冲逻辑电路单元的设定时间来决定。在此形式下，设计速度与耗电量可通过由关键路径其较佳的脉冲最佳化得到改善。
文档编号G06F17/50GK1828619SQ20061007361
公开日2006年9月6日 申请日期2006年4月13日 优先权日2005年4月13日
发明者提姆斯D·戴维斯 申请人:威盛电子股份有限公司