专利名称：基于2sd/vrc复合ehw的时序逻辑电路逆向设计方法
技术领域：
本发明属测试技术领域，主要用于引进电子设备中输入输出较多或电路结构不明或器件不明或器件连接关系不明时序逻辑电路工作原理的逆向设计，实现了通过对时序逻辑电路输入输出信号波形进行录取、波形数据转换、输入输出序列分解(2SD)、电路模型虚拟重构(VRC)、子电路进化、时序逻辑电路复合进化获得时序逻辑电路的电路模型，通过对该模型的人工干预获得其电路原理图的逆向设计方法。
背景技术：
由于时序逻辑电路器件之间或输入输出之间存在反馈连接，当电路输入信号输出信号较多或电路结构不明或器件不明或器件连接关系不明时，用常规手段获取电路的原理图变得异常困难。目前对输入信号和输出信号均较少的时序逻辑电路，综合运用虚拟重构电路和电路进化可以利用其输入序列和输出序列进化出时序逻辑电路的电路模型，该电路模型具有与原电路相同的功能；当时序逻辑电路输入信号和输出信号较多时，采用电路进化的方法往往不能得到理想结果。由于很多引进电子设备中时序逻辑电路的输入输出较多，因此，通过研究多输入多输出时序逻辑电路的电路进化获得其逆向设计方法具有重要的意义。
发明内容
本发明解决的问题是克服现有方法的不足，针对某些引进电子设备中的输入输出较多或电路关系不明确的时序逻辑电路，实现了仅由输入输出序列通过虚拟重构电路和电路进化获取其电路原理图的方法。填补了我国现阶段无法获取引进电子设备中多输入多输出或电路关系不明确或器件不明确或器件连接关系不明确的时序逻辑电路工作原理逆向设计的空白。本发明的技术解决方案为一种基于2SD/VRC复合EHW时序逻辑电路逆向设计方法方法，通过对时序逻辑电路输入输出信号录取、波形数据转换、输入输出序列分解(2SD)、电路模型虚拟重构(VRC)、子电路进化、时序逻辑电路复合进化获得时序逻辑电路的电路进化模型，通过对该模型的人工干预可以获得对应的电路原理图，实现时序逻辑电路的逆向设计。其特征在于包括以下步骤(I)首先对未知的时序逻辑电路输入输出信号在线录取，获得其输入输出波形，并将波形转换为二进制数据文件，形成输入序列和输出序列。(2)依据时序逻辑电路功能和电路引脚定义将输入序列和输出序列分解成多个子输入序列和子输出序列对，并运用压缩状态网络动态生成算法形成子序列对的状态转移表。(3)构建虚拟电路模型，以该模型为基础单元对多个子序列对进行电路进化，获得子序列对对应的子电路模型。进化过程中构建了基于熵和目标函数的适应度评估函数fitness3,其表述方式如下
权利要求
1.一种基于2SD/VRC复合EHW时序逻辑电路逆向设计方法方法，通过对时序逻辑电路输入输出信号录取、波形数据转换、输入输出序列分解(2SD)、电路模型虚拟重构(VRC)、子电路进化、时序逻辑电路复合进化获得时序逻辑电路的电路进化模型，通过对该模型的人工干预可以获得对应的电路原理图，实现时序逻辑电路的逆向设计。其特征在于包括以下步骤 (1)首先对未知的时序逻辑电路输入输出信号在线录取，获得其输入输出波形，并将波形转换为二进制数据文件，形成输入序列和输出序列。
(2)依据时序逻辑电路功能和电路引脚定义将输入序列和输出序列分解成多个子输入序列和子输出序列对，并运用压缩状态网络动态生成算法形成子序列对的状态转移表。
(3)构建虚拟电路模型，以该模型为基础单元对多个子序列对进行电路进化，获得子序列对对应的子电路模型。
(4)以获得子电路模型为基础单元，对输入序列和输出序列进行电路进化，得到时序逻辑电路的电路模型。
(5)对获得的时序逻辑电路模型进行人工干预，得到时序逻辑电路逆向设计的电路原理图。
2.根据权利要求1步骤(I)所述的输入输出波形转换为二进制文件方法，实现由录取波形到数据文件的转换，同时可得到时序逻辑电路确定的、完备的输入序列和输出序列，其特征在于根据步骤(I)所述的信号在线录取，得到时序逻辑电路的输入信号和输出信号波形；同时，信号录取设备将录取的波形转换成二进制数据文件；在已知控制信号的作用下，该二进制文件被自动分解成多个输入序列和输出序列对；在时序逻辑电路工作时进行了全程信号录取，因此得到的输入序列和输出序列对具有完备性。
3.根据权利要求1步骤(2)所述的输入序列分解和输出序列分解，其特征在于包括以下步骤分析时序逻辑电路的功能，并通过上下级电路确定其引脚的功能及定义，然后对输入序列进行分解；依据分解的子输入序列，对输出序列进行分解，形成子输入序列和子输出序列对。对子输入序列和子输出序列对运用压缩状态网络动态生成算法，获得子输入序列和子输出序列对的状态转移表。
4.根据权利要求1步骤(3)所述的子电路模型的获取方法，其特征在于包括以下步骤依据时序逻辑电路的特征，构建虚拟重构电路的最小单元模型，该模型能有效解决时序逻辑电路的反馈问题；应用最小单元模型，对要求I步骤(2)中的子序列对应用遗传算法和蚂蚁算法进行电路进化；在运用Matlab软件对进化模型进行仿真，获得在子输入序列下的仿真输出序列；构造基于熵和目标函数的适应度评估函数；并应用该评估函数对仿真输出序列和对应的子输出序列进行适应度评估；若满足评估条件，则进化结束，表示获得了子电路的虚拟重构模型；若不满足评估条件，则修改进化配置位串，继续进化，直到满足评估条件。
5.根据权利要求1步骤(4)所述的时序逻辑电路电路模型获取方法，其特征在于包括以下步骤将要求I步骤(3)中的子电路模型作为虚拟重构单元，将要求I步骤(I)中的输入序列和输出序列应用遗传算法和蚂蚁算法进行电路进化，在Matlab软件中对进化模型进行仿真，获得在输入序列下的仿真输出序列，应用要求I步骤(3)中构造的适应度评估函数对仿真输出序列和输入序列进行适应度评估，直至满足评估条件，则进化结束，即获得了时序逻辑电路的电路模型。
6.根据权利要求1步骤(5)所述的电路原理图获取方法，其特征在于包括以下步骤依据要求I步骤(4)获得的时序逻辑电路电路模型，对照已有的数字逻辑芯片，采用人工干预的方式将电路模型转换为数字电路图，即获得时序逻辑电路的电路原理图，完成时序逻辑电路的逆向设计。
全文摘要
本发明公开的基于2SD/VRC复合EHW的时序逻辑电路逆向设计方法(2SD输入序列分解和输出序列分解；VRC虚拟重构电路；EHW电路进化)，可仅由输入输出序列实现多输入输出或器件连接关系不明时序逻辑电路的逆向设计。在线录取电路工作时的输入输出波形，获取输入输出序列。依据电路功能及信号定义对输入、输出序列进行分解，获得多个输入输出子序列对；对每对子序列以虚拟重构的电路模型为基础进行电路进化，获得其子电路模型；最后以获取的所有子电路模型为基础，对时序逻辑电路的输入输出序列进行复合电路进化，获得其电路模型，采用人工干预方式根据模型得到电路原理图，实现时序逻辑电路原理的逆向设计。该方法有效解决了引进电子设备时序逻辑电路输入输出较多或未知电路结构或器件不明或器件连接关系时进行电路原理逆向设计的难题。
文档编号G06F17/50GK103065008SQ20121057480
公开日2013年4月24日 申请日期2012年12月27日 优先权日2012年12月27日
发明者史贤俊, 王联, 肖支才, 戴邵武, 张文广, 张树团, 秦亮 申请人:中国人民解放军海军航空工程学院