高速串行外围接口内存子系统的制作方法
【专利摘要】揭露的是一种内存子系统。内存子系统包括串行外围接口(SPI)双倍数据速率(DDR)易失性内存组件(203)、耦接至串行外围接口(SPI)双倍数据速率(DDR)易失性内存组件的串行外围接口(SPI)双倍数据速率(DDR)非易失性内存组件(201)、以及串行外围接口(SPI)双倍数据速率(DDR)接口(205a-c)。串行外围接口(SPI)双倍数据速率(DDR)接口(205a-c)存取串行外围接口(SPI)双倍数据速率(DDR)易失性内存组件(203)以及串行外围接口(SPI)双倍数据速率(DDR)非易失性内存组件(201)，其中数据是在时脉信号的前缘和降缘存取。
【专利说明】高速串行外围接口内存子系统
【背景技术】
[0001] 电视机、数字相机、手机、媒体内容播放机、平板计算机等消费性电子产品，是为了 满足消费者对日用电子设备的实质需求而予以设计、制造并且行销。数据存储组件在此类 装置的运作上扮演重要角色。数据存储组件可包括RAM、PSRAM、ROM、快闪内存等。
[0002] 快闪内存是可用电气方式予以抹除及再程式化的非易失性计算机内存。快闪内存 主要是用在记忆卡和USB快闪驱动器中，目的是在计算机与其它数字产品之间进行一般数 据存储和传输。快闪内存是一种以大区块抹除及程式化的特定类型电子可抹除可程式化唯 读内存（EEPR0M)。示例应用包括用于个人数字助理器（PDA)、膝上型计算机、数字播音器、 数字相机及行动电话的数据存储。其它应用包括游戏机，其中可将快闪内存而非其它类型 EEPR0M或电池供电式SRAM用于游戏存储数据。
[0003] PSRAM属于动态RAM，内建复新（refresh)和位址控制电路，使其行为类似于静态 RAM(SRAM)。其将高密度DRAM与真实SRAM的易用性结合起来。PSRAM是用于Apple iPhone TM及其它嵌入式系统内。
[0004] 在其中内存子系统同时包括易失性（例如RAM)及非易失性（例如快闪内存）内 存组件的电子应用中，内存组件可共用相同的汇流排或使用分离汇流排。由于要处理器在 相同的汇流排上管理不同速度的内存组件会有困难，共用相同汇流排的内存必需具有相同 的接脚输出及通量效能（throughput performance)。汇流排共用内存子系统的一个实施 例是含并列型N0R快闪内存（非易失性）及PSRAM(易失性）内存的内存子系统。在使用 分离汇流排的内存子系统中，处理器可独立管理每一个内存组件而无汇流排竞争。然而，独 立汇流排系统对于易失性及非易失性内存组件两者的分离迹线都必须支援。应领会的是， 独立汇流排子系统针对高通量效能予以最佳化，并且较不注重成本（此类内存包括并列型 N0R快闪内存及动态RAM内存）。相比之下，汇流排共用系统节省与减少迹线数量直接有关 的成本，此为其特征。
[0005] 现有特征在于并列型N0R快闪内存/PSRAM基本架构的汇流排共用子系统，可需要 40或更多条迹线，以便匹配由内存接口提供的数据、位址、及控制线。降低含并列型N0R快 闪内存和PSRAM组件的封装的组件成本是通过使用较小封装及/或缩减晶粒（这些电路形 成于其上）的尺寸予以达成。然而，封装尺寸缩减受限于晶粒作用所需的接垫，原因是晶粒 尺寸无法缩减超过容纳所需接垫所必要的尺寸。同样地，所需迹线数量限制可缩减的封装 尺寸。因此，虽然现有的并列型N0R快闪内存/PSRAM内存相较于独立汇流排系统减少了迹 线，为了符合对于缩减封装尺寸且更节省成本的持续性需求，所需的显着额外缩减仍前景 受到限制。
【发明内容】
[0006] 由于所需的晶粒尺寸，现有的并列型N0R快闪内存/PSRAM内存封装，对于需用以 符合封装尺寸减小和成本更节省的持续性需求方面，尺寸缩减的前景有限。提供的是一种 内存子系统，其具有比现有晶粒所需更小的串行外围接口（SPI)，而有助于对付这些缺点。 然而，所声称的具体实施例不受限于对付这些缺点的实现。内存子系统包括串行外围接口 (SPI)双倍数据速率（DDR)易失性内存组件、串行外围接口（SPI)双倍数据速率（DDR)非易 失性内存组件以及串行外围接口（SPI)双倍数据速率（DDR)接口。串行外围接口（SPI)双 倍数据速率（DDR)接口存取串行外围接口（SPI)双倍数据速率（DDR)易失性内存组件及串 行外围接口（SPI)双倍数据速率（DDR)非易失性内存组件，其中数据是在时脉信号的前缘 和降缘上存取。
【专利附图】
【附图说明】
[0007] 本发明连同其进一步优点可配合附图参照底下说明得到最佳理解，其中：
[0008] 图1表示根据一具体实施例的含高速串行外围接口（SPI)内存子系统的电子装 置。
[0009] 图2表不根据一具体实施例的SPI内存子系统。
[0010]图3描述现有行动基带的结构化组成相较于根据示例性具体实施例所结构化行 动基带的差异。
[0011] 图4表示一连串简图，其描述现有N0R多晶片封装相较于根据示例性具体实施例 所提供多晶片封装的面积与接脚数差异。
[0012] 图5表示根据一具体实施例用于形成SPI内存子系统的方法中所进行步骤的流程 图。
[0013] 应注意的是，相称的参考元件符号在图示系指相称的元件。
【具体实施方式】
[0014] 本发明现将参照如附图所示的其各个具体实施例予以详述。在底下的说明中，提 出特定细节以便透彻了解本发明。然而，所属领域的技术人员显然知道无需用到本文所提 的一些实现细节即可实践本发明。也应了解的是，为了不多余混淆本发明，已不详述众所周 知的运作。
[0015] 根据一具体实施例的高速串行外围接口内存子系统的示例性运作环境
[0016] 图1表示根据一具体实施例的含高速串行外围接口（SPI)内存子系统200的电子 装置100。示例性具体实施例的高速SPI内存子系统的设计提供具有内存子系统的电子装 置100,其通量效能类似于现有的并列型内存子系统但具有较低接脚数。电子装置100可包 括但不限于电视机、数字相机、手机、媒体内容播放机以及平板计算机。图1中所示具体实 施例的电子装置100包括高速SPI内存子系统200及处理器250。
[0017] 请参阅图1，高速SPI内存子系统200为电子装置100的数据存储子系统，并且为 其运作提供内存支援。高速SPI内存子系统200经由双倍数据速率（DDR)接口（例如下面 所述）由电子装置处理器250存取。DDR接口在时脉周期的升缘及降缘两者读取及写入数 据。SPI内存子系统200的结构化组成引用图2予以在本文下面详述。
[0018] 1?速串行外围接口内存子系统
[0019] 图2表示根据一具体实施例的SPI内存子系统200的组件。在一具体实施例中， 高速SPI内存子系统200包括共用相同汇流排的串行外围接口（SPI)双倍数据速率（DDR) 易失性内存组件（例如，N0R、NAND、PCM等快闪内存组件）、以及串行外围接口（SPI)双倍数 据速率（DDR)非易失性内存组件（例如，DRAM、PSRAM、SRAM等）。相较于特征为并列型汇流 排基本架构的现有系统，串列基本架构有助于减少内存子系统作用所需迹线的数量。相较 于现有的系统，减少用于使内存子系统作用的迹线的数量，能缩减晶粒（其上形成高速SPI 内存子系统200)的尺寸，并且能缩减封装（其含有SPI内存子系统200)的尺寸。在图2 的具体实施例中，SPI内存子系统200包括串行外围接口（SPI)双倍数据速率（DDR)非易 失性内存组件201、串行外围接口（SPI)双倍数据速率（DDR)易失性内存组件203、串行外 围接口（SPI)双倍数据速率（DDR)接口 205a、205b和205c以及SPI汇流排207。图2中还 表不处理器250。
[0020] 请参阅图2, SPI DDR非易失性内存组件201将数据存储在可用双倍数据速率存 取的快闪内存单元内。在一具体实施例中，可致能SPIDDR非易失性内存组件201以供SPI DDR接口 205c存取。此外，在一具体实施例中，可用双倍数据速率在时脉信号的升缘及降缘 两者经由SPI DDR接口 205c存取SPI DDR非易失性内存组件201的内存单元。作为SPI 内存子系统200的非易失性数据存储组件，SPI DDR非易失性内存组件201在SPI内存子 系统200电源关闭时不失去数据。SPI DDR非易失性内存组件201通过SPI汇流排207耦 接至SPI DDR易失性内存组件203。
[0021] SPI DDR易失性内存组件203将数据存储在可用双倍数据速率存取的内存单元 内。在一具体实施例中，可致能SPI DDR易失性内存组件203以供通过SPI接口 205b存取。 此外，在一具体实施例中，如同SPIDDR非易失性内存组件201，可用双倍数据速率在时脉信 号的升缘及降缘两者经由SPI DDR接口 205b存取SPI DDR易失性内存组件203的内存单 元。SPI DDR易失性内存组件203是SPI内存子系统200的易失性数据存储组件。SPI DDR 易失性内存组件203通过SPI汇流排207耦接至SPI DDR非易失性内存组件201。
[0022] 处理器250执行指令，并且使用其经由SPI DDR非易失性内存组件201及SPI DDR 易失性内存组件203存取的数据。可经由SPI DDR接口 205a通过处理器250将指令和数据 写入及读出SPI DDR非易失性内存组件201及SPI DDR易失性内存组件203。在一具体实 施例中，SPIDDR接口 205a可在时脉周期的升缘及降缘两者存取内存单元（例如，经由SPI DDR接口 205b和205c)。所以，SPI子系统200能够达到高通量效能，类似于附有并列型基 本架构的子系统所达成的效能。
[0023] 运作
[0024] 在运作时，若处理器250试图存取SPI DDR易失性内存组件203,则由处理器 250(经由SPI DDR接口 205a)提示SPI DDR接口 205b致能SPI DDR易失性内存组件203 供存取，于是存取SPI DDR易失性内存组件203内所需的内存位置。或者，若处理器250 试图存取SPI DDR非易失性内存组件201，则由处理器250(经由SPI DDR接口 205a)提示 DDR接口 205c致能SPI DDR非易失性内存组件201供存取，于是存取SPI DDR非易失性内 存201内所需的内存位置。应了解的是，SPI DDR接口 205a、205b及205c致能SPI子系统 200以达到高速通量效能，类似于现有并列型N0R子系统所提供的通量，如上所述。然而， SPI子系统200除了提供通量优点，还有SPI协定所提供的低接脚数效益。
[0025] 与现有系统对照
[0026] 图3描述现有行动基带装置与根据一具体实施例所提供的行动基带装置之间的 差异。请参阅图3,现有的行动基带装置300包括VS-R30UPSRAM 303以及基带处理器 305。并且，根据一具体实施例提供的SPI DDR行动基带装置350包括SPI DDR快闪内存 351(非易失性内存组件）、SPI DDR PSRAM 353(易失性内存组件）以及基带处理器355。 如图3所示，SPI DDR行动基带装置350是一种9个接脚（7个主动接脚）的架构，其包括 SPI DDR(DSPI)快闪内存组件及SPI DDR PSRAM(DPSRAM)内存组件。这与图3中所示现有 的40接脚并列型NOR快闪内存行动基带装置300形成对比。在一具体实施例中，SPI DDR 行动基带350中的七个主动接脚是1个SCK、4个I/O以及2个CE (图未示）。在一具体实 施例中，分离的CE用于致能及禁能（disable)DSPI或DPSRAM。
[0027] 图4表不一系列简图400,其描述现有的N0R多晶片封装相较于根据不例性具体实 施例所提供的多晶片封装在面积和接脚数方面的差异。请参阅图4,于A，表示的是含PSRAM 的40接脚并列型N0R快闪内存子系统的方块图410,并且于B表示的是其多晶片封装的接 端的简图420。其次，于C，表示的是特征为9接脚SPI DDR(DSPI)内存子系统的根据示例 性具体实施例所提供的多晶片封装的接端的简图430。在一具体实施例中，SPI DDR快闪内 存子系统缩减50%的面积并且减少78%的接脚数。在其它具体实施例中，可有其它面积和 接脚数减少量。再请参阅图4,于D，表示的是含9接脚SPI DDR(DSPI)内存子系统的多晶 片封装的截面440,以及于E，表示的是9接脚SPI DDR(DSPI)内存子系统的接垫布局450。
[0028] 具体实施例示例性优点
[0029] 在一具体实施例中，DDR接口（例如，图2中的205a、205b和205c)用于致能SPI 内存子系统（例如，图2中的200)，以达成与并列型N0R内存子系统类似的通量效能，同时 仍维持SPI协定的低接脚数效益。SPI快闪内存架构按照现有已含括呈8接垫组态的串列 (单一数据输入且单一数据输出）装置。最近，此类装置提供的输出数量已增加到包括4个 信号（同时仍维持8个接垫）。这些变更虽无法让此类SPI快闪内存子系统的速度等同于 丛发式（burst-type)并列型N0R快闪内存，效能面仍已改良。相比之下，示例性具体实施 例使用SPI DDR接口，达到与丛发式并列型N0R快闪内存子系统类似的通量效能。另外，示 例性具体实施例的SPI DDR接口（例如，图2中的205a，205b和205c)可配合适于容纳此 接口的现有SPI汇流排予以使用。在一具体实施例中，SPI DDR内存子系统的快闪内存和 PSRAM组件可具有相同的效能并且遵循相同的协定。
[0030] 示例性具体实施例提供的其它优点包括，相较于并列型N0R子系统，缩减使用的 接垫数量（所用接垫数量缩减到40个或多达78%至9个）。此外，相较于现有的SDR(单 一数据速率）SPI组态，通过示例性的双1/0 DDR汇流排（5个主动接脚）和现有的四1/ 0 SDR汇流排（7个主动接脚）的相当效能，得以证实一具体实施例的SPI DDR组态的效 能优点及接脚节约。示例性具体实施例提供的较低接脚数对封装尺寸缩减造成直接影响。 例如，在一具体实施例中，相较于示例性DSPI+DPSRAM(6x4mm = 24mm2)，BGA44中的并列型 N0R+PSRAM (6. 2x7. 2mm = 77mm2)达到50 %的封装尺寸缩减。此外，在示例性具体实施例中， 快闪内存不属于接垫受限型，所以可持续缩减晶粒尺寸（这与使用40或更多接垫的并列型 N0R快闪内存不一样）。在一具体实施例中，与示例性内存子系统相关的处理器可节省晶粒 的基板面积（real estate),原因在于使用的控制接垫较少，或处理器可通过未使用的接垫 支援其它特征或功能。
[0031] 根据一具体实施例用于形成高速串行外围接口内存子系统的程序
[0032] 图5表示根据一具体实施例形成内存子系统用的方法中所进行步骤的流程图 500。虽然流程图中揭露的是特定步骤，此等步骤仍属示例性。也就是，这些具体实施例非 常适用于进行流程图中所叙述的各种其它步骤或步骤的变形。
[0033] 于501，形成SPI DDR易失性内存组件。在示例性具体实施例中，SPI DDR易失性 内存组件包括可用双倍数据速率存取的内存单元。在一具体实施例中，形成含SPI DDR接 口的SPI DDR易失性内存组件。
[0034] 于503,形成SPI DDR非易失性内存组件。在示例性具体实施例中，SPI DDR非易 失性内存组件包括可用双倍数据速率存取的快闪内存单元。
[0035] 于505,形成含SPI DDR非易失性内存组件及SPI DDR易失性内存组件的封装。在 一具体实施例中，形成含SPI DDR接口的SPI DDR非易失性内存组件。
[0036] 引用其示例性具体实施例，揭露的是内存子系统。内存子系统包括串行外围接 口（SPI)双倍数据速率（DDR)易失性内存组件、耦接至串行外围接口（SPI)双倍数据速率 (DDR)易失性内存组件的串行外围接口（SPI)双倍数据速率（DDR)非易失性内存组件、以及 串行外围接口（SPI)双倍数据速率（DDR)接口。串行外围接口（SPI)双倍数据速率（DDR) 接口存取串行外围接口（SPI)双倍数据速率（DDR)易失性内存组件及串行外围接口（SPI) 双倍数据速率（DDR)非易失性内存组件，其中数据是在时脉信号的前缘和降缘上存取。 [〇〇37] 虽然上面为了方便起见，以单数说明许多组件和程序，所属领域的技术人员将了 解的是，多个组件及重复程序也可用于实践本发明的技术。另外，仅管本发明已引用其特定 具体实施例予以特别表示且说明，所属领域的技术人员仍将理解的是，仍可制作形式变更 及所揭露具体实施例的细节，而不脱离本发明的精神或范围。例如，本发明的具体实施例可 搭配各式各样的组件予以运用，并且不应该受限于上述任何一者。因此，希望将本发明解读 成包括所有落在本发明真实精神和范围内的变形及均等件。
【权利要求】
1. 一种内存子系统，其包含： 串行外围接口（SPI)双倍数据速率（DDR)易失性内存组件（203); 耦接至该串行外围接口（SPI)双倍数据速率（DDR)易失性内存组件（203)的串行外围 接口（SPI)双倍数据速率（DDR)非易失性内存组件（201);以及 存取该串行外围接口（SPI)双倍数据速率（DDR)易失性内存组件（203)和该串行外围 接口（SPI)双倍数据速率（DDR)非易失性内存组件（201)的串行外围接口（SPI)双倍数据 速率（DDR)接口（205a-c)，其中数据是在时脉信号的前缘和降缘存取。
2. 根据权利要求1所述的内存子系统，其中该SPI DDR易失性内存组件包含SPI DDR PSRAM且该SPI DDR非易失性内存组件包含SPI DDR快闪内存。
3. 根据权利要求2所述的内存子系统，其中该SPI DDR PSRAM及该SPI DDR快闪内存 共用相同的汇流排。
4. 根据权利要求1所述的内存子系统，其中该内存子系统设于含9个接脚的封装中。
5. 根据权利要求1所述的内存子系统，其中该内存子系统设于含7个主动接脚的封装 中。
6. 根据权利要求5所述的内存子系统，其中该7个主动接脚包括2个CE接脚。
7. 根据权利要求5所述的内存子系统，其中该7个主动接脚包含1个SCK、4个I/O以 及2个CE接脚。
8. -种电子装置，其包含： 处理子系统；以及 内存子系统，其中该内存子系统包含： 串行外围接口（SPI)双倍数据速率（DDR)易失性内存组件； 耦接至该串行外围接口（SPI)双倍数据速率（DDR)易失性内存组件的串行外围接口 (SPI)双倍数据速率（DDR)非易失性内存组件；以及 存取该串行外围接口（SPI)双倍数据速率（DDR)易失性内存和该串行外围接口（SPI) 双倍数据速率（DDR)非易失性内存的串行外围接口（SPI)双倍数据速率（DDR)接口。
9. 根据权利要求8所述的电子装置，其中该SPI DDR易失性内存组件包含SPI DDR PSRAM且该SPI DDR非易失性内存组件包含SPI DDR快闪内存。
10. 根据权利要求9所述的电子装置，其中该SPI DDR PSRAM及该SPI DDR快闪内存共 用相同的汇流排。
11. 根据权利要求8所述的电子装置，其中该内存子系统设于含9个接脚的封装中。
12. 根据权利要求8所述的电子装置，其中该内存子系统设于含7个主动接脚的封装 中。
13. 根据权利要求12所述的电子装置，其中该7个主动接脚包括2个CE接脚。
14. 根据权利要求12所述的电子装置，其中该7个主动接脚包含1个SCK、4个I/O以 及2个CE接脚。
15. -种形成内存子系统的方法，其包含： 形成串行外围接口（SPI)双倍数据速率（DDR)易失性内存组件； 形成耦接至该串行外围接口（SPI)双倍数据速率（DDR)易失性内存组件的串行外围接 口（SPI)双倍数据速率（DDR)非易失性内存组件；以及 形成用于存取该串行外围接口（SPI)双倍数据速率（DDR)易失性内存和该串行外围接 口（SPI)双倍数据速率非易失性内存的串行外围接口（SPI)双倍数据速率（DDR)接口。
【文档编号】G11C7/10GK104094352SQ201280069204
【公开日】2014年10月8日 申请日期:2012年12月7日 优先权日:2011年12月7日
【发明者】K·威德默, C·兹特劳, A·勒 申请人:斯班逊有限公司