专利名称：优化错误纠错机制的方法及装置的制作方法
技术领域：
本发明涉及闪存技术领域，尤其涉及一种优化错误纠错机制的方法及装置。
背景技术：
随着工艺水平的提升，闪存(Flash)的容量越来越大，但随之会产生一系列数据稳定性方面的问题，错误纠错机制(ECC机制)对于闪存(Flash)的数据稳定性至关重要，而且错误纠错机制(ECC机制)的纠错能力越大，硬件资源也就消耗越大，错误纠错机制(ECC机制)有4个主要的模块:1.编码模块；2.校正子计算模块；3.计算错误多项式模块；4.求解错误位置并改正错误的改正模块。随着闪存(Flash)芯片的逻辑门数越来越多，如果不做相应的逻辑优化，那么芯片的面积就会越来越大，成本也就会随之越来越高，不利于市场的竞争。因此对闪存(Flash)芯片中硬件资源占有比重较大的错误纠错机制(ECC机制)进行优化是很有必要的。发明内容
本发明的主要目的在于提供一种优化错误纠错机制的方法及装置，旨在减少错误纠错机制的逻辑门数。
为了达到上述目的，本发明提出一种优化错误纠错机制的方法，包括:
由错误纠错机制的编码模块通过一移位寄存器对原始数据进行编码，获取所述原始数据的奇偶校验位；
由所述错误纠错机制的校正子计算模块通过所述移位寄存器对所述原始数据和所述奇偶校验位进行计算，获取所述错误纠错机制所需的校正子。
优选地，所述错误纠错机制的编码模块通过一移位寄存器对原始数据进行编码，获取所述原始数据的奇偶校验位的步骤包括:
对移位寄存器发送第一控制信号，控制所述移位寄存器进行编码模块中对原始数据的编码；
根据编码结果获取所述原始数据的奇偶校验位。
优选地，所述错误纠错机制的校正子计算模块通过所述移位寄存器对所述原始数据和所述奇偶校验位进行计算，获取所述错误纠错机制所需的校正子的步骤包括:
对移位寄存器发送第二控制信号，控制所述移位寄存器进行校正子计算模块中对所述原始数据和所述奇偶校验位的计算；
根据计算结果获取所述错误纠错机制所需的校正子。
优选地，所述移位寄存器为线性反馈移位寄存器。
本发明还提出一种优化错误纠错机制的装置，包括:
编码模块，通过一移位寄存器对原始数据进行编码，获取所述原始数据的奇偶校验位;
校正子计算模块，通过所述移位寄存器对所述原始数据和所述奇偶校验位进行计算，获取所述错误纠错机制所需的校正子。
优选地，所述编码模块包括:
控制编码单元，用于对移位寄存器发送第一控制信号，控制所述移位寄存器进行编码模块中对原始数据的编码；
第一获取单元，用于根据编码结果获取所述原始数据的奇偶校验位。
优选地，所述校正子计算模块包括:
控制计算单元，用于对移位寄存器发送第二控制信号，控制所述移位寄存器进行校正子计算模块中对所述原始数据和所述奇偶校验位的计算；
第二获取单元，用于根据计算结果获取所述错误纠错机制所需的校正子。
优选地，所述移位寄存器为线性反馈移位寄存器。
本发明提出的一种优化错误纠错机制的方法及装置，通过让错误纠错机制中的编码模块和校正子计算模块根据不同的控制信号共用同一移位寄存器的方式，优化了错误纠错机制的工作模式，既保证了错误纠错机制的纠错性能，又能减少错误纠错机制的逻辑门数，从而减少闪存芯片的面积和设计成本，提高了闪存芯片的市场竞争力。
图1是本发明优化错误纠错机制的方法较佳实施例的流程示意图2是本发明优化错误纠错机制的方法较佳实施例中由错误纠错机制的编码模块通过一移位寄存器对原始数据进行编码，获取所述原始数据的奇偶校验位的流程示意图3是本发明优化错误纠错机制的方法较佳实施例中由所述错误纠错机制的校正子计算模块通过所述移位寄存器对所述原始数据和所述奇偶校验位进行计算，获取所述错误纠错机制所需的校正子的流程示意图4是本发明优化错误纠错机制的装置较佳实施例的结构示意图5是本发明优化错误纠错机制的装置较佳实施例中编码模块的结构示意图6是本发明优化错误纠错机制的装置较佳实施例中校正子计算模块的结构示意图。
为了使本发明的技术方案更加清楚、明了，下面将结合附图作进一步详述。
具体实施方式
本发明实施例的解决方案主要是:通过让错误纠错机制中的编码模块和校正子计算模块根据不同的控制信号共用同一移位寄存器的方式，优化了错误纠错机制的工作模式，既保证了错误纠错机制的纠错性能，又能减少错误纠错机制的逻辑门数。
如图1所示，本发明较佳实施例提出一种优化错误纠错机制的方法，包括:
步骤S101，由错误纠错机制的编码模块通过一移位寄存器对原始数据进行编码，获取所述原始数据的奇偶校验位；
假设错误纠错机制的最大纠错能力是30bits，且在伽罗华域13域下，则在原始数据经过错误纠错机制时，首先由错误纠错机制的编码模块对原始数据进行编码，然后求出编码之后的奇偶校验位，编码过程中采用的是移位寄存器去编码。根据假设的条件则奇偶校验位的长度是13*30=390bits，那么就需要一个390bits的移位寄存器去存储奇偶校验位。
步骤S102，由所述错误纠错机制的校正子计算模块通过所述移位寄存器对所述原始数据和所述奇偶校验位进行计算，获取所述错误纠错机制所需的校正子。
在步骤SlOl求出奇偶校验位后，由所述错误纠错机制的校正子计算模块计算获取所述错误纠错机制后续操作所需的校正子，校正子计算模块主要是根据需要解码的数据来进行计算，而解码的数据是由原始数据和步骤SlOl计算出来的奇偶校验位组成。那么在假设错误纠错机制的最大纠错能力是30bits的条件下，校正子最多有2*30个，设校正子为S1，S2，……S60，由于是2进制纠错码(BCH码)，则关系式S2n= Sn2成立，那么就只需要计算奇数编号的校正子Sn，根据假设的条件，就只有30个校正子需要计算，共有30*13=390bits，即需要390bits的寄存器去存放校正子，且校正子计算模块也是用的移位寄存器。由上可知，由于编码模块计算奇偶校验位和校正子计算模块计算校正子都是用的移位寄存器，而且都需要相同位数的寄存器去存放，因此编码模块和校正子计算模块可以共用一套移位寄存器，这符合逻辑。校正子计算模块通过步骤SlOl中的移位寄存器对所述原始数据和所述奇偶校验位进行计算，获取所述错误纠错机制所需的校正子。
本发明较佳实施例中移位寄存器优选为线性反馈移位寄存器，线性反馈移位寄存器有η个寄存器,前一级的输入对后一级的输入有很大的关系，后一级的输出又影响着前一级的结果。取每一级寄存器的输出，就组成了需要的一组移位寄存器值，然后对线性反馈移位寄存器发送不同的控制信号来控制线性反馈移位寄存器是进行编码模块的工作还是进行校正子计算模块的工作，以此实现错误纠错机制中编码模块和校正子计算模块对线性反馈移位寄存器的复用。
则在步骤SlOl中，具体地，首先对线性反馈移位寄存器发送第一控制信号，线性反馈移位寄存器识别第一控制信号后，进行编码模块中对原始数据的编码，取线性反馈移位寄存器的输出值为编码的结果，即为所述原始数据的奇偶校验位。
在步骤S102中，具体地，首先对线性反馈移位寄存器发送第二控制信号，线性反馈移位寄存器识别 第二控制信号后，进行校正子计算模块中对所述原始数据和所述奇偶校验位的计算，取线性反馈移位寄存器的输出值为计算的结果，即为所述错误纠错机制所需的校正子。
具体地,如图2所示,上述步骤SlOl可以包括:
步骤S1011，对移位寄存器发送第一控制信号，控制所述移位寄存器进行编码模块中对原始数据的编码；
步骤S1012，根据编码结果获取所述原始数据的奇偶校验位。
具体地,如图3所示,上述步骤S102可以包括:
步骤S1021，对移位寄存器发送第二控制信号，控制所述移位寄存器进行校正子计算模块中对所述原始数据和所述奇偶校验位的计算；
步骤S1022，根据计算结果获取所述错误纠错机制所需的校正子。
本实施例通过上述方案，让错误纠错机制中的编码模块和校正子计算模块根据不同的控制信号共用同一移位寄存器的方式，优化了错误纠错机制的工作模式，既保证了错误纠错机制的纠错性能，又能减少错误纠错机制的逻辑门数，从而减少闪存芯片的面积和设计成本，提高了闪存芯片的市场竞争力。
如图4所示，本发明较佳实施例提出一种优化错误纠错机制的装置，包括:编码模块401、校正子计算模块402以及移位寄存器403，其中:
编码模块401，通过一移位寄存器403对原始数据进行编码，获取所述原始数据的奇偶校验位；
假设错误纠错机制的最大纠错能力是30bits，且在伽罗华域13域下，则在原始数据经过错误纠错机制时，首先由错误纠错机制的编码模块401对原始数据进行编码，然后求出编码之后的奇偶校验位，编码过程中采用的是移位寄存器403去编码。根据假设的条件则奇偶校验位的长度是13*30=390bits，那么就需要一个390bits的移位寄存器去存储奇偶校验位。
校正子计算模块402，通过所述移位寄存器403对所述原始数据和所述奇偶校验位进行计算，获取所述错误纠错机制所需的校正子。
在编码模块401求出奇偶校验位后，由所述错误纠错机制的校正子计算模块402计算获取所述错误纠错机制后续操作所需的校正子，校正子计算模块402主要是根据需要解码的数据来进行计算，而解码的数据是由原始数据和编码模块401计算出来的奇偶校验位组成。那么在假设错误纠错机制的最大纠错能力是30bits的条件下，校正子最多有2*30个，设校正子为SI，S2，……S60，由于是2进制纠错码(BCH码)，则关系式S2n= Sn2成立，那么就只需要计算奇数编号的校正子Sn，根据假设的条件，就只有30个校正子需要计算，共有30*13=390bits，即需要390bits的寄存器去存放校正子，且校正子计算模块402也是用的移位寄存器。由上可知，由于编码模块401计算奇偶校验位和校正子计算模块402计算校正子都是用的移位寄存器，而且都需要相同位数的寄存器去存放，因此编码模块401和校正子计算模块402可以共用一套移位寄存器403，这符合逻辑。校正子计算模块402通过编码模块401中的移位寄存器403对所述原始数据和所述奇偶校验位进行计算，获取所述错误纠错机制所需的校正子。
本发明较佳实施例中移位寄存器403优选为线性反馈移位寄存器，线性反馈移位寄存器有η个寄存器,前一级的输入对后一级的输入有很大的关系，后一级的输出又影响着前一级的结果。取每一级寄存器的输出，就组成了需要的一组移位寄存器值，然后对线性反馈移位寄存器发送不同的控制信号来控制线性反馈移位寄存器是进行编码模块401的工作还是进行校正子计算模块4 02的工作，以此实现错误纠错机制中编码模块401和校正子计算模块402对线性反馈移位寄存器的复用。
则编码模块401，具体地，首先对线性反馈移位寄存器发送第一控制信号，线性反馈移位寄存器识别第一控制信号后，进行编码模块401中对原始数据的编码，取线性反馈移位寄存器的输出值为编码的结果，即为所述原始数据的奇偶校验位。
校正子计算模块402，具体地，首先对线性反馈移位寄存器发送第二控制信号，线性反馈移位寄存器识别第二控制信号后，进行校正子计算模块402中对所述原始数据和所述奇偶校验位的计算，取线性反馈移位寄存器的输出值为计算的结果，即为所述错误纠错机制所需的校正子。
具体地，如图5所示，所述编码模块401可以包括:控制编码单元4011、第一获取单元4012，其中:
控制编码单元4011，用于对移位寄存器403发送第一控制信号，控制所述移位寄存器403进行编码模块401中对原始数据的编码；
第一获取单元4012，用于根据编码结果获取所述原始数据的奇偶校验位。
具体地，如图6所示，所述校正子计算模块402可以包括:控制计算单元4021、第二获取单元4022，其中:
控制计算单元4021，用于对移位寄存器403发送第二控制信号，控制所述移位寄存器403进行校正子计算模块402中对所述原始数据和所述奇偶校验位的计算；
第二获取单元4022，用于根据计算结果获取所述错误纠错机制所需的校正子。
本实施例通过上述方案，让错误纠错机制中的编码模块401和校正子计算模块402根据不同的控制信号共用同一移位寄存器403的方式，优化了错误纠错机制的工作模式，既保证了错误纠错机制的纠错性能，又能减少错误纠错机制的逻辑门数，从而减少闪存芯片的面积和设计成本，提高了闪存芯片的市场竞争力。
以上所述仅为本发明的优选实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或流程变换，或直接或间接运用在其它相关的技术领域，均同理包括在本发明的专利保护范围内。
权利要求
1.一种优化错误纠错机制的方法，其特征在于，包括: 由错误纠错机制中的编码模块通过一移位寄存器对原始数据进行编码，获取所述原始数据的奇偶校验位； 由所述错误纠错机制中的校正子计算模块通过所述移位寄存器对所述原始数据和所述奇偶校验位进行计算，获取所述错误纠错机制所需的校正子。
2.根据权利要求1所述的方法，其特征在于，所述由错误纠错机制中的编码模块通过一移位寄存器对原始数据进行编码，获取所述原始数据的奇偶校验位的步骤包括: 对所述移位寄存器发送第一控制信号，控制所述移位寄存器进行编码模块中对原始数据的编码； 根据编码结果获取所述原始数据的奇偶校验位。
3.根据权利要求2所述的方法，其特征在于，所述由错误纠错机制中的校正子计算模块通过所述移位寄存器对所述原始数据和所述奇偶校验位进行计算，获取所述错误纠错机制所需的校正子的步骤包括: 对所述移位寄存器发送第二控制信号，控制所述移位寄存器进行校正子计算模块中对所述原始数据和所述奇偶校验位的计算； 根据计算结果获取所述错误纠错机制所需的校正子。
4.根据权利要求1-3所述的方法，其特征在于，所述移位寄存器为线性反馈移位寄存器。
5.一种优化错误纠错机制的装置，其特征在于，包括: 编码模块，通过一移位寄存器对原始数据进行编码，获取所述原始数据的奇偶校验位； 校正子计算模块，通过所述移位寄存器对所述原始数据和所述奇偶校验位进行计算，获取错误纠错机制所需的校正子。
6.根据权利要求5所述的装置，其特征在于，所述编码模块包括: 控制编码单元，用于对移位寄存器发送第一控制信号，控制所述移位寄存器进行编码模块中对原始数据的编码； 第一获取单元，用于根据编码结果获取所述原始数据的奇偶校验位。
7.根据权利要求6所述的装置，其特征在于，所述校正子计算模块包括: 控制计算单元，用于对移位寄存器发送第二控制信号，控制所述移位寄存器进行校正子计算模块中对所述原始数据和所述奇偶校验位的计算； 第二获取单元，用于根据计算结果获取所述错误纠错机制所需的校正子。
8.根据权利要求5-7所述的装置，其特征在于，所述移位寄存器为线性反馈移位寄存器。
全文摘要
本发明公开一种优化错误纠错机制的方法及装置，其方法包括由错误纠错机制的编码模块通过一移位寄存器对原始数据进行编码，获取所述原始数据的奇偶校验位；由所述错误纠错机制的校正子计算模块通过所述移位寄存器对所述原始数据和所述奇偶校验位进行计算，获取所述错误纠错机制所需的校正子。本发明通过让错误纠错机制中的编码模块和校正子计算模块根据不同的控制信号共用同一移位寄存器的方式，优化了错误纠错机制的工作模式，既保证了错误纠错机制的纠错性能，又能减少错误纠错机制的逻辑门数，从而减少闪存芯片的面积和设计成本，提高了闪存芯片的市场竞争力。
文档编号G11C29/42GK103177769SQ201310039159
公开日2013年6月26日 申请日期2013年1月31日 优先权日2013年1月31日
发明者廖志雄 申请人:深圳市硅格半导体有限公司