磁阻存储设备的架构的制作方法

磁阻存储设备的架构的制作方法
【专利摘要】提供了一种包括列译码器、多个子单元块以及位线选择电路的半导体存储设备。列译码器被配置为对列地址进行译码，并且驱动列选择信号。每一个子单元块包括多个位线、多个字线、以及被连接到多个位线和多个字线的多个存储单元。位线选择器电路包括多个位线连接控制器，并且被配置为响应于列选择信号来选择一个或者多个位线。分别响应于列选择信号的第一和第二列选择信号，每一个位线连接控制器将相应的第一位线电耦接到对应的第一和第二局部输入/输出（I/O）线。
【专利说明】磁阻存储设备的架构
[0001]对相关申请的交叉引用
[0002]本申请要求于2012年8月17日提交的韩国专利申请N0.10-2012-0090299的优先权,通过引用将其公开的全部内容合并于此
【技术领域】
[0003]各种示例性实施例涉及一种存储设备，并且更具体地，涉及一种包括自旋转移扭矩型磁阻随机存取存储器(STT-MRAM)单元的磁阻存储设备。
【背景技术】
[0004]随着半导体产品的体积的减少，日益需要增加半导体产品的数据处理量。因此，希望提高用于半导体产品的存储设备的操作速度和集成密度。为了满足这些需求，例如，已经提出被配置为使用电阻随着磁性体的极性而变化来提供存储器功能的磁阻随机存取存储器(MRAM)。
[0005]近来，已经对于实现被优化用于包括MRAM单元的高速低功耗移动设备的半导体存储设备的方法进行研究。

【发明内容】

[0006]本发明提供了一种磁阻随机存取存储设备(MRAM)的架构，其可以优化MRAM的操作特性，并且提高MRAM的元件的集成密度。
[0007]根据一个实施例，半导体存储设备包括行译码器、列译码器、多个子单元块、多个位线读出放大器区域、多个子字线驱动器、以及位线连接控制器。行译码器被配置为译码行地址和驱动全局字线驱动信号。列译码器被配置为译码列地址和驱动列选择信号以选择特定的位线。多个子单元块中的每一个包括:多个位线、多个字线、以及连接到多个位线和多个字线的多个存储单元。位线读出放大器区域中的每一个包括位线读出放大器，且沿第一方向被布置在两个子单元块之间，并且位线读出放大器中的每一个被配置为读出和放大对应位线的数据。子字线驱动器中的每一个沿与第一方向垂直的第二方向被布置在两个子单元块之间，并且被配置为响应于全局字线驱动信号来驱动对应字线。分别响应于列选择信号的第一和第二列选择信号，位线连接控制器中的每一个将相应的第一位线电耦接到对应的第一和第二局部输入/输出(I/o)线。
[0008]根据另一个实施例，一种半导体存储设备包括多个单元块、行译码器、列译码器、多个位线读出放大器区域。单元块中的每一个包括与沿第一方向延伸的多个位线和沿垂直于第一方向的第二方向延伸的多个字线连接的多个存储单元。行译码器被配置为译码行地址，并且驱动字线上的字线驱动信号。列译码器被配置为译码列地址，并且驱动列选择线上的列选择信号。位线读出放大器区域中的每一个包括沿第一方向被布置在单元块之间的位线读出放大器。位线读出放大器区域的第一位线读出放大器区域包括第一P区和第一N区。第一 P区包括沿第一方向布置的多个PMOS晶体管。第一 N区包括沿第一方向上布置、并且在第二方向上与第一 P区间隔开的多个NMOS晶体管。
[0009]根据又一实施例，一种半导体存储设备包括第一阱中的存储单元区域、行译码器、列译码器、子字线驱动器、位线读出放大器、以及第二和第三阱。存储单元区域包括连接到多个字线和多个位线的多个存储单元，其中，存储单元被形成在作为第一类型阱的第一阱中。行译码器被配置为译码行地址和输出全局字线驱动信号。列译码器被配置为译码列地址和输出列选择信号。行译码器和列译码器被布置在外围电路区域中。子字线驱动器被配置为响应于全局字线驱动信号来输出各个字线驱动信号。位线读出放大器包括多个PMOS和NMOS晶体管。子字线驱动器和位线读出放大器被布置在核心电路区域中。作为第二类型阱的第二阱与第一类型阱不同，并且被布置为与第一阱的第一侧相邻。第三阱是第二类型阱，并且被布置为和与第一侧相对的第一阱的第二侧相邻。第一阱包括连接到第一电压端的第一阱偏置区域。第二和第三阱中的每一个分别包括连接到第二和第三电压端的第二和第三偏置区域。第一电压端被配置为接收与由第二和第三电压端中的每一个所接收的不同的第一电压电平。第一至第三阱被布置在作为第二类型阱的第四阱上。
【专利附图】

【附图说明】
[0010]参考附图，从下面的详细描述中，示例性实施例将被更清楚地理解，在附图中:
[0011]图1是根据一些实施例的磁阻存储设备的框图；
[0012]图2是在根据一些实施例的图1的磁阻存储设备中包括的存储单元阵列的示例的电路图；
[0013]图3是根据一些实施例的构成图2的存储单元阵列的磁阻存储单元的示例的电路图；
[0014]图4是根据一个实施例的图3的磁阻存储单元的三维图；
[0015]图5和图6是示出根据一些实施例的、由于写入数据而导致的磁隧道结(MTJ)元件的磁化方向的视图；
[0016]图7是示出根据一个实施例的MTJ元件的写操作的视图；
[0017]图8到图12是根据一些实施例的、在图2的存储单元阵列中包括的MTJ元件的视图；
[0018]图13示出根据一些实施例的、构成磁阻存储设备的半导体存储器芯片的示例性布局;
[0019]图14示出根据一些实施例的、在图13中所示的存储体的示例性布局；
[0020]图15示出根据一些实施例的、在图14中所示的子单元块的示例性布局；
[0021]图16示出根据一个实施例的字线、局部字线以及全局字线的示例性布局；
[0022]图17示出根据一个实施例的位线连接控制器的示例性布局；
[0023]图18示出根据一个实施例的位线连接控制器的示例性布局；
[0024]图19示出根据一个实施例的位线连接控制器的示例性布局；
[0025]图20是根据一个实施例的位线连接控制器的示例性电路图；
[0026]图21是根据一个实施例的位线连接控制器的示例性电路图；
[0027]图22是根据一个实施例的位线连接控制器的示例性电路图；
[0028]图23是根据一个实施例的、图20的位线连接控制器的示例性视图；[0029]图24是根据一个实施例的、图20的位线连接控制器的示例性视图；
[0030]图25是根据一个实施例的、图21的位线连接控制器的示例性视图；
[0031]图26是根据一个实施例的、图22的位线连接控制器的示例性视图；
[0032]图27是用于解释根据一个实施例的在位线读出放大器区域中的晶体管布局的示例性视图；
[0033]图28是根据一个实施例的、在图27中所示的晶体管布局的局部放大图；
[0034]图29是用于解释根据一个实施例的在位线读出放大器区域中的晶体管布局的示例性视图；
[0035]图30是用于解释根据一个实施例的磁阻存储设备的晶体管阱结构的示例性图；
[0036]图31是用于解释根据一个实施例的磁阻存储设备的晶体管阱结构的示例性视图；
[0037]图32是用于解释根据一个实施例的磁阻存储设备的晶体管阱结构的示例性视图；
[0038]图33是根据一些实施例的包括磁阻存储设备的存储器模块的示例性视图；
[0039]图34是根据一些实施例的包括磁阻存储设备的存储器模块的示例性视图；
[0040]图35是根据一些实施例的包括磁阻存储设备的存储器模块的示例性视图；
[0041]图36是根据一些实施例的包括多个半导体层的堆叠式半导体设备的示例性示意图；
[0042]图37是根据一些实施例的包括磁阻存储设备的存储器系统的示例的框图；
[0043]图38是根据一些实施例的包括磁阻存储设备和光学链路的存储器系统的示例的框图；
[0044]图39是根据一些实施例的包括磁阻存储设备的信息处理系统的示例的框图；以及
[0045]图40是根据一些实施例的包括磁阻存储设备的信息处理系统的示例的框图。【具体实施方式】
[0046]将参考附图来更全面描述本公开的示例性实施例，在附图中示出了本公开的示例性实施例。然而，本公开可以以许多替换的形式来具体化，并且不应该被解释为限于这里所阐述的实施例。
[0047]因此，可以以各种方式修改本公开，并且可以采取各种替代形式，在附图中示出了本发明的特定实施例，并在下文中对其进行详细描述来作为示例。这并不旨在将本发明限制为所公开的特定形式。与此相反，本发明涵盖落入所附权利要求的精神和范围内的所有修改、等同物和替换。在整个附图和详细描述中，始终用相同的参考标号来表示示例性实施例的元件。
[0048]将会理解的是，尽管这里可以使用术语第一、第二等以指示本公开中的元件，除非另有注明，否则，这样的元件不应该被解释为受限于这些术语。例如，第一元件可以被称为第二元件，并且第二元件也可以被称为第一元件，而不脱离本公开的范围。
[0049]将会理解的是，当元件被称为“连接”或“耦接”到另一元件时，其可以直接连接或耦接到其他元件或者可能存在中间元件。与此相反，当元件被称为“直接连接”或“直接耦接”到另一元件时，不存在中间元件。用来描述元件之间的关系的其它词语应该以类似的方式解释(例如，“之间”与“直接之间”，“相邻”与“直接相邻”等)。
[0050]这里用来描述实施例的术语并不意在限制本公开的范围。冠词“一”，“一个”和“该”是如下的单数形式，其具有单数的指代，然而在本文件中对该单数形式的使用不应当排除存在一个以上的指代物。换句话说，除非上下文清楚地另有指示，否则以单数形式表示的本公开的元件在数量上可以是一个或多个。应该进一步理解，在本文中使用时，诸如“包括”和/或“包含”的术语指示存在所述特征、项目、步骤、操作、元件、和/或组件，但不排除存在或添加一个或多个其它特征、项目、步骤、操作、元件、组件和/或它们的组。
[0051]除非另有定义，否则本文所用的所有术语(包括技术和科学术语)都将按照本公开所属的本领域的习惯来理解。将进一步理解的是，除非本文中清楚地定义，否则公共使用的术语应该按照相关领域的习惯来理解，而不是被理解为理想化的或过于正式的意义。
[0052]还应当注意到，在一些替换实施方式中，操作可以不按照流程图中示出的序列来执行。例如，在图中所示的要被连续执行的两个操作事实上可基本同时执行或者甚至可以以与所示的顺序相反的顺序来执行，这取决于所涉及的功能/活动。
[0053]现在将参照在其中示出了实施例的附图来全面地更详细地描述本公开。
[0054]图1是根据一些实施例的磁阻存储设备100的框图。
[0055]参考图1，磁阻存储设备100可以包括命令译码器110、地址输入缓冲器120、行译码器130、列译码器140、源极线电压发生器150、存储单元阵列160、输入/输出(I/O)读出放大器170和I/O电路180。
[0056]命令译码器110可以译码芯片选择信号CSB、行地址选通信号RASB、列地址选通信号CASB、写使能信号WEB以及时钟使能信号CKE，产生多个控制信号，并且控制布置在磁阻存储设备100中的电路。
[0057]存储单元阵列160可以包括，例如，多个自旋转移扭矩磁阻随机存取存储器(spintransfer torque-magneto-resistive random access memory, STT-MRAM)单兀，并且口向应于字线驱动信号WL_s和列选择信号CSL_s来进行操作。
[0058]地址输入缓冲区120可以基于外部地址ADDR来产生行地址ADDR_X和列地址ADDR_Y。
[0059]行译码器130可以译码行地址ADDR_X，生成译码后的行地址，并且基于译码后的行地址来生成字线驱动信号WL_s。
[0060]列译码器140可以译码列地址ADDR_Y，生成译码后的列地址，并且基于译码后的列地址来生成列选择信号CSL_s。
[0061 ] 源极线电压发生器150可以响应于外部电源电压来产生源极线驱动电压VSL，并且将源极线驱动电压VSL提供给存储单元阵列160的源极线。在待机模式或省电模式下，源极线电压发生器150可以禁用构成源极线电压发生器150的部分或全部电路。此外，源极线电压发生器150可以响应于模式寄存器配置(MRS)信号来禁用构成源极线电压发生器150的部分或全部电路。
[0062]I/O读出放大器170可以放大通过局部I/O线LIO从存储单元阵列160输出的数据，输出第一数据，并且通过局部I/O线LIO将输入数据DIN传送到存储单元阵列160。
[0063]I/O电路180可以确定第一数据的输出顺序，执行并行到串行转换操作，生成输出数据DOUT，缓冲输入数据DIN，并且将缓冲的输入数据DIN提供到I/O读出放大器170。
[0064]图2是根据一些实施例的在图1的磁阻存储设备中包括的存储单元阵列160的示例的电路图。
[0065]参考图2，存储单元阵列160可以被连接到写驱动器210、位线选择电路220、源极线电压发生器150以及读出放大器230。
[0066]存储单元阵列160可以包括多个字线WLl至WLm，以及多个位线BLl至BLn，并且存储单元161可以被分别插入在字线WLl至WLm以及位线BLl到BLn之间。
[0067]存储单元阵列160可以包括:存储单元晶体管MNl I至MNmn，栅极分别连接到字线WLl至WLm ；以及MTJ元件MTJll至MTJmn，分别连接在存储单元晶体管MNll到MNmn以及位线BLl到BLn之间。各个存储单元晶体管丽11到丽In的源极可以被连接到源极线SL。
[0068]响应于列选择信号CSL_sl至CSL_sn，位线选择电路220可以选择性地将位线BLl到BLn连接到读出放大器230。
[0069]读出放大器230可以放大位线选择电路220的输出电压信号与参考电压VREF之间的差，并且生成输出数据D0UT。
[0070]写驱动器210可以被连接到位线BLl至BLn，基于写数据来生成编程电流，并且将编程电流提供到位线BLl至BLn。为了磁化包含在存储单元阵列160中的MTJ元件，可以向源极线SL施加比施加到位线BLl到BLn的电压更高的电压。源极线电压发生器150可以产生源极线驱动电压VSL，并且将源极线驱动电压VSL提供到存储单元阵列160的源极线SL0
[0071]图3是根据一个实施例的构成图2的存储单元阵列160的磁阻存储单元的示例的电路图。
[0072]参考图3，磁阻存储单元161可以包括:包含匪OS晶体管的存储单元晶体管丽11、和MTJ元件MTJ11。存储单元晶体管丽11可以包括连接到字线WLl的栅极和连接到源极线SL的源极。MTJ元件MTJll可以被连接在存储单元晶体管丽11的漏极与位线BLl之间。
[0073]图4是根据一个实施例的图3的磁阻存储单元的三维图。
[0074]参考图4，MTJ元件MTJll可以包括具有预定的固定磁化方向的固定层(pinnedlayer) PL、沿外部施加的磁场的方向而磁化的自由层FL、以及在固定层PL与自由层FL之间形成的隧道势垒层BL。为了固定固定层PL的磁化方向，MTJ元件MTJlI可以进一步包括反铁磁层(未示出)。图4的MTJ元件MTJll可以是组成STT-MRAM的MTJ元件。
[0075]为了使能STT-MRAM的写操作，可以将逻辑高电压施加到字线WLl来导通存储单元晶体管丽11，并且可以将写电流施加到位线BLl与源极线SL之间。为了使能STT-MRAM的读操作，可以将逻辑高电压施加到字线WLl来导通存储单元晶体管丽11，并且可以将读电流从位线BLl向源极线SLO施加，使得可以基于由于所施加的读电流所导致的MTJ元件的电阻来确定存储在存储单元中的数据。
[0076]图5和图6是示出根据一些实施例的、由于写入数据而导致的MTJ元件的磁化方向的视图。
[0077]MTJ元件的电阻可以根据自由层FL的磁化方向而变化。当读电流I被施加到MTJ元件时，可以根据MTJ元件的电阻来输出数据电压。由于读电流I的电流密度比写电流低得多，所以自由层FL的磁化方向将不会由于读电流I而变化。[0078]参考图5，在MTJ元件中，自由层FL的磁化方向可以与固定层PL的磁化方向平行。在这种情况下，MTJ元件可以具有较低的电阻。在此，可以读取数据“ O ”。
[0079]参考图6，在MTJ元件中，自由层FL的磁化方向可以与固定层PL的磁化方向反平行。在这种情况下，MTJ元件可以具有较高的电阻。在此，可以读取数据“I”。
[0080]虽然图5和图6示出其中MTJ元件的自由层FL和固定层PL是水平磁性元件的情况，但是在其他实施例中，自由层FL和固定层PL可以是垂直磁性元件。
[0081]图7是根据一个实施例的MTJ元件的写操作的视图。
[0082]参考图7，可以根据流过MTJ元件的写电流WCl和WC2的方向来确定自由层FL的磁化方向。例如，当施加第一写电流WCl时,具有与固定层PL相同的自旋方向的自由电子可以向自由层FL施加扭矩。结果，自由层FL可以与固定层PL平行地被磁化为。当施加第二写电流WC2时，具有与固定层PL相反的自旋方向的电子可以返回到自由层FL，并且施加扭矩。结果，自由层FL可以与固定层PL反平行地被磁化。例如，在MTJ元件中，自由层FL的磁化方向可以由于自旋转移扭矩(STT )而变化。
[0083]图8至图12是根据一些实施例的在图2的存储单元阵列中包括的MTJ元件的视图。
[0084]图8和图9是根据一些实施例的STT-MRAM中具有水平磁化方向的MTJ元件的视图。在具有水平磁化方向的MTJ元件中，其中电流流动的方向可以基本上与易磁化轴垂直。
[0085]参考图8，MTJ元件可以包括自由层FL、隧道势垒层BL、固定层PL、和反铁磁层AFL。
[0086]自由层FL可以包括具有可变磁化方向的材料。自由层FL的磁化方向可以由于存储单元内部和/或外部提供的电场/磁场的因`素而变化。自由层FL可以包括含有钴(Co)、铁(Fe )、和镍(Ni )中的至少一种的铁磁材料。例如，自由层FL可以包括从由FeB、Fe、Co、N1、
Dy λ CoFe λ NiFe λ MnAs λ MnBi λ MnSb λ CrO2 λ MnOFe2O3 λ FeOFe2O3 λ NiOFe2O3λ CuOFe2O3 λ MgOFe2O3λEuO以及Y3Fe5O12构成的组中选择的至少一个。
[0087]隧道势垒层BL可以具有小于自旋扩散距离的厚度。隧道势垒层BL可以包括非磁性材料。在示例中，隧道势垒层BL可以包括从由镁(Mg)、钛(Ti )、铝(Al)、镁锌(MgZn)、和镁硼(MgB)氧化物以及钛(Ti)氮化物和钒(V)氮化物构成的组中选择的至少一个。
[0088]固定层PL可以具有由于反铁磁层AFL而导致的固定磁化方向。此外，固定层PL可以包括铁磁材料。例如，固定层PL可以包括从由CoFeB、Fe、Co、N1、Gd、Dy、CoFe, NiFe,MnAs、MnB1、MnSb、CrO2、MnOFe2O3、FeOFe2O3、NiOFe2O3、CuOFe2O3、MgOFe2O3、EuO 以及 Y3Fe5O12构成的组中选择的至少一个。
[0089]反铁磁层AFL可以包括反铁磁材料。例如，反铁磁层AFL可以包括从由PtMn、IrMn、MnO、MnS, MnTe, MnF2, FeCl2, FeO、CoCl2, CoO、NiCl2, NiO 以及 Cr 构成的组中选择的至少一个。
[0090]在另一个实施例中，由于MTJ元件的自由层和固定层中的每个由铁磁材料形成，所以可能在铁磁材料的边缘处产生漏磁场。漏磁场可能会减少磁阻或增加自由层的电阻磁力，并且影响开关特性，从而形成不对称开关。因此，需要一种被配置为用于减少或控制在MTJ元件的铁磁材料中产生的漏磁场的结构。
[0091]参考图9，MTJ元件的固定层PL可以包括合成的反铁磁(SAF)层。固定层PL可以包括第一铁磁层11、稱合层12和第二铁磁层13。第一和第二磁性层11和13中的每个可以包括从由 CoFeB、Fe、Co、N1、Gd、Dy、CoFe、NiFe、MnAs、MnB1、MnSb、CrO2、MnOFe2O3^ FeOFe2O3^Ni0Fe203、CuOFe2O3、MgOFe2O3、EuOJP Y3Fe5O12构成的组中选择的至少一个。在该情况下，第一铁磁层11和第二铁磁层13可以具有不同的磁化方向，并且第一和第二铁磁层11和13中的每个的磁化方向被固定。耦合层12可以包括钌(Ru)。 [0092]图10是根据一个实施例的在STT-MRAM中包括的MTJ元件的视图。具有垂直磁化方向的MTJ元件可以具有与其中电流移动的方向基本上平行于易磁化轴。参照图10，MTJ元件可以包括自由层FL、固定层PL和隧道势垒层BL。
[0093]当自由层FL的磁化方向与固定层PL的磁化方向平行时，电阻可以变低，而当自由层FL的磁化方向与固定层FL的磁化方向反平行时，电阻可以变高。可以根据电阻来存储数据。
[0094]为了实现具有垂直磁化方向的MTJ元件，自由层FL和固定层PL可以由具有高磁各向异性能量的材料来形成。具有高磁各向异性能量的材料可以包括无定形稀土元素的合金、诸如(Co/Pt)n或(Fe/Pt)n的多层薄膜以及具有LlO晶体结构的有序晶格材料。例如，自由层FL可以包括有序合金，并且可以包括从由铁(Fe)、钴(Co)、镍(Ni)、钯(Pd)、钼(卩七)构成的组中选择的至少一个。例如，自由层FL可以包括Fe-Pt合金、Fe-Pd合金、Co-Pd合金、Co-Pt合金、Fe-N1-Pt合金、Co-Fe-Pt合金以及Co-N1-Pt合金中的至少一个。例如,这些合金可以由化学计量法通过 Fe50Pt50' Fe50Pd50' Co50Pd50' Co50Pt50' Fe30Ni20Pt50' Co30Fe20Pt50或者 Co3ciNi2tlPt5tl 来表示。
[0095]固定层PL可以包括有序合金，并且可以包括从由Fe、Co、N1、Pd、Pt组成的组中选择的至少一个。例如，固定层PL可以包括从由Fe-Pt合金、Fe-Pd合金、Co-Pd合金、Co-Pt合金、Fe-N1-Pt合金、Co-Fe-Pt合金以及Co-N1-Pt合金组成的组中选择的至少一个。例如,这些合金可以由化学计量法通过 Fe50Pt50' Fe50Pd50' Co50Pd50' Co50Pt50' Fe30Ni20Pt50' Co30Fe20Pt50或者 Co3ciNi2tlPt5tl 来表示。
[0096]图11和图12是根据一些实施例的、作为包括在STT-MRAM中的MTJ元件的双MTJ元件的视图。双MTJ元件可以具有其中分别在自由层的两侧布置隧道势垒层和固定层的结构。
[0097]参考图11，形成水平磁场的双MTJ元件可以包括第一固定层PL2、第一隧道势垒层BL2、自由层FL、第二隧道势垒层BLl以及第二固定层PL1。形成各个层的材料可以与以上参考图8所述的自由层FL、隧道势垒层BL和固定层PL的材料相同或者相似。
[0098]在这种情况下，当第一固定层PL2被固定在与第二固定层PLl相反的磁化方向上时，由第一和第二固定层PL2和PLl造成的磁力可以基本彼此抵消。因此，双MTJ元件可以使用比典型MTJ元件更小的电流来执行写操作。
[0099]另外，因为由于第二隧道势垒层BLl而导致在读操作期间双MTJ元件提供更高的电阻，因此可以获取更加清楚的数据值。
[0100]参考图12，形成垂直磁场的双MTJ元件可以包括第一固定层PL2、第一隧道势垒层BL2、自由层FL、第二隧道势垒层BLl和第二固定层PL1。形成各个层的材料可以与以上参考图8所述的自由层FL、隧道势垒层BL和固定层PL的材料相同或者相似。
[0101]在这种情况下，当第一固定层PL2被固定在与第二固定层PLl相反的磁化方向上时，由第一和第二固定层PL2与PLl所造成的磁力可以基本上彼此抵消。因此，双MTJ元件可以使用比典型的MTJ元件更小的电流来执行写操作。
[0102]图13示出根据一些实施例的、构成磁阻存储设备的半导体存储器芯片1300的示例性布局。
[0103]参考图13，半导体存储器芯片1300可以包括四个存储体——体A到体D1310。包括多个STT-MRAM单元的多个子单元块可以被布置在体1310的每一个中。行译码器1320和列译码器1330可以被布置为与每个体1310相邻。同样，用于与外部通信的焊盘(PAD)可以被布置在布置于半导体存储器芯片1300的边缘和中心的外围区域中。此外，源极线电压发生器1341和1342可以被布置在布置于半导体存储器芯片1300中心处的外围区域中。行译码器1320、列译码器1330以及源极线电压发生器1341和1342可以构成外围电路。
[0104]虽然图13示出在其中提供2个源极线电压发生器1341和1342的实施例，但是源极线电压发生器可以以等于存储体1310的数量来提供，使得源极线驱动电压可以被分别施加到存储体1310。或者，一个源极线电压发生器可以被提供在半导体存储器芯片1300的外围区域中，并且将源极线驱动电压施加到半导体存储器芯片1300的所有存储体1310中的每一个上。
[0105]行译码器1320可以沿半导体存储器芯片1300的短轴方向来布置，而列译码器1330可以沿其长轴方向来布置。此外，分别分配给两个相邻的存储体1310的行译码器1320可以彼此相邻地布置，并且在其之间共享控制线(未示出)。
[0106]在一些实施例中，半导体存储器芯片1300的存储体1310的数量可以不是4，而是8或更多。
[0107]图14示出根据一些实施例的、在图13中所示的存储体1310的示例性布局。
[0108]参考图14，在存储体1310中，可以沿第一方向布置I个子单元块SCB，并且可以沿与第一方向正交的第二方向布置J个子单元块SCB。多个位线、多个字线以及多个STT-MRAM单元可以被布置在每个子单元块SCB中。多个STT-MRAM单元可以被布置在位线与字线之间的交叉处。
[0109]1+1个子字线驱动器区域SWD可以沿第一方向被布置在子单元块SCB之间。子字线驱动器可以被布置在子字线驱动器区域SWD中。
[0110]J+1个位线读出放大器区域BLSA可以沿第二方向被布置在子单元块之间。被配置为读出在存储单元中存储的数据的读出放大器可以被布置在位线读出放大器区域BLSA中。
[0111]图15示出根据一些实施例的、在图14中所示的子单元块SCB的示例性布局。
[0112]参考图15，子单元块SCB可以包括MXN个存储单元1501，其可以分别被连接到被布置为沿第一方向延伸的M个字线WLl至WLM，并且可以分别被连接到被布置为沿与第一方向正交的第二方向延伸的N个位线BLl至BLN。存储单元1501可以是STT-MRAM单元1501。
[0113]图16示出根据一个实施例的字线、局部字线以及全局字线的示例性布局。
[0114]参考图16，局部字线LWL可以沿与字线WL平行的方向布置。
[0115]局部字线LWL可以将子字线驱动器区域SWD的子字线驱动器1610与子单元块SCB的字线WL连接。
[0116]在布置在子单元块SCB的N个字线之中，N/2个字线可以被分别连接到如下的N/2个局部字线LWL:这所述N/2个局部字线LWL被连接到布置在子单元块SCB的字线方向的一侧上的子字线驱动器区域SWD的子字线驱动器上，而其余的N/2个字线可以分别被连接到如下的N/2个局部字线LWL:这所述N/2个局部字线LWL被连接到布置在子单元块SCB的字线方向的另一侧上的子字线驱动器区域SWD的子字线驱动器上。此结构可被称为单元字线连接结构。
[0117]在单元字线连接结构中，N个局部字线中的N/2个可以被布置在子单元块SCB的字线方向的一侧，而N个局部字线中的其余N/2个可以被布置在单元块SCB的字线方向的另一侧。
[0118]单元字线连接结构中的N个字线WL可以以之字形被连接到布置在子单元块SCB的字线方向的两侧上的局部字线LWL。例如，奇数字线WL可以被连接到布置在子单元块SCB的字线方向的一侧上的局部字线LWL，而偶数字线WL可以被连接到布置在其另一侧上的局部字线LWL。
[0119]与布置在一个子单元块SCB中的N个字线WL相对应的局部字线LWL可以使用A位地址来匹配，并且可以满足其中N等于2a的关系。
[0120]全局字线GWL可以被连接到行译码器。
[0121]全局字线GWL可以被布置在与在其中布置字线WL和局部字线LWL的层不同的层中。
[0122]一个全局字线GWL可以沿与字线WL平行的方向来布置，并且通过子字线驱动器1610、以1:N (=2a)的比率连接到单元字线连接结构的局部字线LWL上。
[0123]图17示出根据一个实施例的位线连接控制器的示例性布局。
[0124]参考图17，位线选择电路包括位线连接控制器1701至1708，并且被配置为响应于列选择信号来选择一个或多个位线。在一个实施例中，可以通过使用列选择线CSL0_PT1来控制子单元块1700的8个位线BL〈0>至BL〈7>与对应局部I/O线L100_PT1至L107_PT1的连接，或者可以通过使用另一个列选择线CSL0_PT2来控制子单元块1700的8个位线BL〈0>至BL〈7>与对应局部I/O线L100_PT2至L107_PT2的连接。
[0125]在一个实施例中，参照图17至图22,可以从相同的列地址来产生第一和第二列选择线CSL_PT1和CSL_PT2的信号。第一列选择线CSL_PT1的信号的使能时间比第二列选择线CSL_PT2的信号的使能时间更快或更慢。
[0126]第一位线BL〈0>与局部I/O线的连接可以使用沿位线延伸的方向被布置在子单元块1700的一个外侧上的第一位线连接控制器1701来控制，并且第二位线BL〈1>与局部I/O线的连接可以使用沿位线延伸的方向被布置在子单元块1700的另一个外侧上的第二位线连接控制器1702来控制。
[0127]第三位线BL〈2>与局部I/O线的连接可以使用沿位线延伸的方向被布置在子单元块1700的一个外侧上的第三位线连接控制器1703来控制，并且第四位线BL〈3>与局部I/O线的连接可以使用沿位线延伸的方向被布置在子单元块1700的另一个外侧上的第四位线连接控制器1704来控制。
[0128]第五位线BL〈4>与局部I/O线的连接可以使用沿位线延伸的方向被布置在子单元块1700的一个外侧上的第五位线连接控制器1705来控制，并且第六位线BL〈5>与局部I/O线的连接可以使用沿位线延伸的方向被布置在子单元块1700的另一个外侧上的第六位线连接控制器1706来控制。
[0129]第七位线BL〈6>与局部I/O线的连接可以使用沿位线延伸的方向被布置在子单元块1700的一个外侧上的第七位线连接控制器1707来控制，并且第八位线BL〈7>与局部I/O线的连接可以使用沿位线延伸的方向被布置在子单元块1700的另一个外侧上的第八位线连接控制器1708来控制。
[0130]图18示出根据一个实施例的位线连接控制器的示例性布局。
[0131]参考图18，位线选择电路包括位线连接控制器1801至1808，并且被配置为响应于列选择信号来选择一个或多个位线。在一个实施例中，可以使用列选择线CSL0_PT1来控制子单元块1800的8个位线BL〈0>至BL〈7>与对应局部I/O线L100_PT1至L107_PT1的连接，或者可以使用另一个列选择线CSL0_PT2来控制子单元块1800的8个位线BL〈0>至BL<7>与对应局部I/O线L100_PT2至L107_PT2的连接。
[0132]包括并排布置的第一位线控制器1801和第三位线控制器1803的两级结构以及包括并排布置的第七位线控制器1807和第五位线控制器1805的两级结构中的每一个可以沿位线延伸的方向被布置在子单元块1800的一个外侧。
[0133]另外，包括并排布置的第二位线控制器1802和第四位线控制器1804的两级结构以及包括并排布置的第八位位线控制器1808和第六位线控制器1806的两级结构中的每一个可以沿位线延伸的方向被布置在子单元块1800的另一个外侧。
[0134]第一位线BL〈0>与局部I/O线的连接可以使用沿位线延伸的方向被布置在子单元块1800的一个外侧上的第一位线连接控制器1801来控制。第二位线BL〈1>与局部I/O线的连接可以使用沿位线延伸的方向被布置在子单元块1800的另一个外侧上的第二位线连接控制器1802来控制。
[0135]第三位线BL〈2>与局部I/O线的连接可以使用沿其中布置第一位线连接控制器1801的方向比第一位线连接控制器1801更朝外布置的第三位线连接控制器1803来控制。第四位线BL〈3>与局部I/O线的连接可以使用沿其中布置第二位线连接控制器1802的方向比第二位线连接控制器1802更朝外布置的第四位线连接控制器1804来控制。
[0136]第七位线BL〈6>与局部I/O线的连接可以使用沿位线延伸的方向被布置在子单元块1800的一个外侧上的第七位线连接控制器1807来控制。第八位线BL〈7>与局部I/O线的连接可以使用沿位线延伸的方向被布置在子单元块1800的另一个外侧上的第八位线连接控制器1808来控制。
[0137]第五位线BL〈4>与局部I/O线的连接可以使用沿其中布置第七位线连接控制器1807的方向比第七位线连接控制器1807更朝外布置的第五位线连接控制器1805来控制。第六位线BL〈5>与局部I/O线的连接可以使用沿其中布置第八位线连接控制器1808的方向比第八位线连接控制器1808更朝外布置的第六位线连接控制器1806来控制。
[0138]图19示出根据一个实施例的位线连接控制器的示例性布局。
[0139]参考图19，位线选择电路包括位线连接控制器1901至1908，并且被配置为响应于列选择信号来选择一个或多个位线。在一个实施例中，可以使用列选择线CSL0_PT1来控制子单元块1900的8个位线BL〈0>至BL〈7>与对应局部I/O线L100_PT1至L107_PT1的连接，或者可以使用另一个列选择线CSL0_PT2来控制子单元块1900的8个位线BL〈0>至BL<7>与对应局部I/O线L100_PT2至L107_PT2的连接。[0140]包括并排布置的第一位线连接控制器1901、第七位线连接控制器1907、第三位线连接控制器1903以及第五位线连接控制器1905的四级结构可以沿位线延伸的方向被布置在子单元块1900的一个外侧上。
[0141]此外，包括并排布置的第二位线连接控制器1902、第八位线连接控制器1908、第四位线连接控制器1904以及第六位线连接控制器1906的四级结构可以沿位线延伸的方向被布置在子单元块1900的另一个外侧上。
[0142]第一位线BL〈0>与局部I/O线的连接可以使用沿位线延伸的方向被布置在子单元块1900的一个外侧上的第一位线连接控制器1901来控制。第七位线BL〈6>与局部I/O线的连接可以使用被布置为比第一位线连接控制器1901更加朝外的第七位线连接控制器1907来控制。第三位线BL〈2>与局部I/O线的连接可以使用被布置为比第七位线连接控制器1907更加朝外的第三位线连接控制器1903来控制。第五位线BL〈4>与局部I/O线的连接可以使用被布置为比第三位线连接控制器1903更加朝外的第五位线连接控制器1905来控制。
[0143]此外，第二位线BL〈1>与局部I/O线的连接可以使用沿位线延伸的方向被布置在子单元块1900的另一个外侧上的第二位线连接控制器1902来控制。第八位线BL〈7>与局部I/O线的连接可以使用被布置为比第二位线连接控制器1902更加朝外的第八位线连接控制器1908来控制。第四位线BL〈3>与局部I/O线的连接可以使用被布置为比第八位线连接控制器1908更加朝外的第四位线连接控制器1904来控制。第六位线BL〈5>与局部I/O线的连接可以使用被布置为比第四位线连接控制器1904更加朝外的第六位线连接控制器1906来控制。
[0144]图20是根据一个实施例的位线连接控制器的示例性电路图。
[0145]参考图20，位线BL可以连接到第一列选择线晶体管2001和第二列选择线晶体管2002中的每一个的源极端和漏极端中的一个。
[0146]第一列选择线晶体管2001的栅极端可以被连接到与第一端口链接的第一列选择线CSL_PT1，并且第一列选择线晶体管2001的源极端和漏极端中的另一个可以被连接到与第一端口链接的第一局部输入/输出(I/O)线L10_PT1。第一列选择线晶体管2001可以是NMOS晶体管。
[0147]当高电平电压被施加到第一列选择线CSL_PT1时，第一列选择线晶体管2001可以被导通，而位线BL和第一局部I/O线L10_PT1可以彼此电连接。
[0148]通过位线BL和第一局部I/O线L10_PT1读取的数据可以通过第一端口被传送到存储设备的外部。
[0149]第二列选择线晶体管2002的栅极端可以被连接到与第二端口链接的第二列选择线CSL_PT2，并且第二列选择线晶体管2002的源极端和漏极端中的另一个可以被连接到与第二个端口链接的第二局部I/O线L10_PT2。第二列选择线晶体管2002可以是NMOS晶体管。
[0150]当高电平电压被施加到第二列选择线CSL_PT2时，第二列选择线晶体管2002可以被导通，而位线BL和第二局部I/O线L10_PT2可以彼此电连接。
[0151]通过位线BL和第二局部I/O线L10_PT2读取的数据可以通过第二端口被传送到存储设备的外部。[0152]图21是根据一个实施例的位线连接控制器的示例性电路图。
[0153]参考图21，位线BL可以被连接到第一导电型的第一列选择线晶体管2101和第二导电型的第一列选择线晶体管2102中的每一个的源极端和漏极端中的一个。此外，位线BL可以被连接到第一导电型的第二列选择线晶体管2103和第二导电型的第二列选择线晶体管2104中的每一个的源极端和漏极端中的一个。
[0154]第一导电型的第一列选择线晶体管2101的栅极端可以被连接到与第一端口链接的第一列选择线CSL_PT1，而第一导电型的第一列选择线晶体管2101的源极端和漏极端中的另一个可以被连接到的与第一端口链接的第一局部I/O线L10_PT1。第一导电型的第一列选择线晶体管2101可以是NMOS晶体管。
[0155]第二导电型的第一列选择线晶体管2102的栅极端可以被连接到与第一端口链接的第一互补列选择线CSLB_PT1，而第二导电型的第一列选择线晶体管2102的源极端和漏极端中的另一个可以被连接到的与第一端口链接的第一局部I/O线L10_PT1。第二导电型的第一列选择线晶体管2102可以是PMOS晶体管。
[0156]第一导电型的第一列选择线晶体管2101和第二导电型的第一列选择线晶体管2102中的每一个可以充当第一 CMOS传输门。
[0157]当高电平电压被施加到与第一端口链接的第一列选择线CSL_PT1并且低电平电压被施加到与第一端口链接的第一互补列选择线CSLB_PT1时，第一 CMOS传输门可以被开启，位线BL和第一局部I/O线L10_PT1可以彼此电连接，并且位线BL的电压可以以满电平被传送到第一局部I/O线L10_PT1。
[0158]通过位线BL和第一局部I/O线L10_PT1读取的数据可以通过第一端口被传送到存储设备的外部。
[0159]第一导电型的第二列选择线晶体管2103的栅极端可以连接到与第二端口链接的第二列选择线CSL_PT2，而第一导电型的第二列选择线晶体管2103的源极端和漏极端中的另一个可以被连接到与第二端口链接的第二局部I/O线L10_PT2。第一导电型的第二列选择线晶体管2103可以是NMOS晶体管。
[0160]第二导电型的第二列选择线晶体管2104的栅极端可以连接到与第二端口链接的第二互补列选择线CSLB_PT2，而第二导电型的第二列选择线晶体管2104的源极端和漏极端中的另一个可以被连接到与第二端口链接的第二局部I/O线L10_PT2。第二导电型的第二列选择线晶体管2104可以是PMOS晶体管。
[0161]第一导电型的第二列选择线晶体管2103和第二导电型的第二列选择线晶体管2104可以充当第二 CMOS传输门。
[0162]当高电平电压被施加到与第二端口链接的第二列选择线CSL_PT2并且低电平电压被施加到与第二端口链接的第二互补列选择线CSLB_PT2时，第二 CMOS传输门可以被开启，位线BL和第二局部I/O线L10_PT2可以彼此电连接，并且位线BL的电压可以以满电平被传送到第二局部I/O线L10_PT2。
[0163]通过位线BL和第二局部I/O线L10_PT2读取的数据可以通过第二端口被传送到存储设备的外部。
[0164]图22是根据一个实施例的位线连接控制器的示例性电路图。
[0165]参考图22，位线BL可以被连接到第一导电型的第一列选择线晶体管2201和第二导电型的第一列选择线晶体管2202中的每一个的源极端和漏极端中的一个。此外，位线BL可以连接到第一导电型的第二列选择线晶体管2203和第二导电型的第二列选择线晶体管2204中的每一个的源极端和漏极端中的一个。
[0166]第一导电型的第一列选择线晶体管2201的栅极端和第一反相器2205的输入端可以被连接到与第一端口链接的第一列选择线CSL_PT1，并且第一导电型的第一列选择线晶体管2201的源极端和漏极端中的另一个可以被连接到与第一端口链接的第一局部I/O线L10_PT1。第一导电型的第一列选择线晶体管2201可以是NMOS晶体管。
[0167]第二导电型的第一列选择线晶体管2202的栅极端可以被连接到第一反相器2205的输出端，第二导电型的第一列选择线晶体管2202的源极端和漏极端中的另一个可以连接到与第一端口链接的第一局部I/O线L10_PT1。第二导电型的第一列选择线晶体管2202可以是PMOS晶体管。
[0168]第一导电型的第一列选择线晶体管2201和第二导电型的第一列选择线晶体管2202可以充当第一 CMOS传输门。
[0169]当高电平电压被施加到与第一端口链接的第一列选择线CSL_PT1时，第一 CMOS传输门可以被开启，位线BL和第一局部I/O线L10_PT1可以被彼此电连接，并且位线BL的电压可以以满电平被传送到第一局部I/O线L10_PT1。
[0170]通过位线BL和第一局部I/O线L10_PT1读取的数据可以通过第一端口被传送到存储设备的外部。
[0171]第一导电型的第二列选择线晶体管2203的栅极端和第二反相器2206的输入端被连接到与第二端口链接的第二列选择线CSL_PT2，并且第一导电型的第二列选择线晶体管2203的源极端和漏极端中的另一个可以被连接到与第二端口链接的第二局部I/O线L10_PT2。第一导电型的第二列选择线晶体管2203可以是NMOS晶体管。
[0172]第二导电型的第二列选择线晶体管2204的栅极端可以被连接到第二反相器2206的输出端，第二导电型的第二列选择线晶体管2204的源极端和漏极端中的另一个可以连接到与第二端口链接的第二局部I/O线L10_PT2。第二导电型的第二列选择线晶体管2204可以是PMOS晶体管。
[0173]第一导电型的第二列选择线晶体管2203和第二导电型的第二列选择线晶体管2204可以充当第二 CMOS传输门。
[0174]当高电平电压被施加到与第二端口链接的第二列选择线CSL_PT2时，第二 CMOS可以被导通，位线BL和第二局部I/O线L10_PT2可以被彼此电连接，并且位线BL的电压可以以满电平被传送到第二局部I/O线L10_PT2。
[0175]通过位线BL和第二局部I/O线L10_PT2读取的数据可以通过第二端口被传送到存储设备的外部。
[0176]图23是根据一个实施例的图20的位线连接控制器的示例性视图。
[0177]参考图23，连接到第一位线BL〈0>的第一列选择线晶体管2311、连接到第一位线BL〈0>的第二列选择线晶体管2312、连接到第三位线BL〈2>的第一列选择线晶体管2313以及连接到第三位线BL〈2>的第二列选择线晶体管2314可以沿位线延伸的方向被并排地顺
序布置在第一行中。
[0178]连接到第一位线BL〈0>的第一列选择线晶体管2311和第二列选择线晶体管2312可以形成第一位线连接控制器2310。
[0179]连接到第三位线BL〈2>的第一列选择线晶体管2313和第二列选择线晶体管2314可以形成第三位线连接控制器2330。
[0180]连接到第七位线BL〈6>的第一列选择线晶体管2315、连接到第七位线BL〈6>的第二列选择线晶体管2316、连接到第五位线BL〈4>的第一列选择线晶体管2317以及连接到第五位线BL〈4>的第二列选择线晶体管2318可以沿位线延伸方向被并排地顺序布置在第二行中。
[0181]连接到第五位线BL〈4>的第一列选择线晶体管2317和第二列选择线晶体管2318可以形成第五位线连接控制器2350。
[0182]连接到第七位线BL〈6>的第一列选择线晶体管2315和第二列选择线晶体管2316可以形成第七位线连接控制器2370。
[0183]尽管未示出，但是包括第二位线BL〈 I>、第四位线BL〈3>、第六位线BL〈5>和第八位线BL〈7>的位线连接控制器的两级架构可以以与上述类似的方式被对称地形成在子单元块SCB的相对侧上。
[0184]虽然未示出，但是包括子单元块SCB的剩余位线的八个位线来作为一个单元的位线连接控制器可以以与上述类似的方式被形成为两级。
[0185]图24是根据一个实施例的图20的位线连接控制器的示例性视图。
[0186]参考图24，连接到第一位线BL〈0>的第一列选择线晶体管2411、连接到第一位线BL〈0>的第二列选择线晶体管2412、连接到第七位线BL〈6>的第一列选择线晶体管2413、连接到第七位线BL〈6>的第二列选择线晶体管2414、连接到第三位线BL〈2>的第一列选择线晶体管2415、连接到第三位线BL〈2>的第二列选择线晶体管2416、连接到第五位线BL〈4>的第一列选择线晶体管2417以及连接到第五位线BL〈4>的第二列选择线晶体管2418可以沿位线延伸的方向被并排地顺序布置。
[0187]连接到第一位线BL〈0>的第一列选择线晶体管2411和第二列选择线晶体管2412可以形成第一位线连接控制器2410。
[0188]连接到第三位线BL〈2>的第一列选择线晶体管2415和第二列选择线晶体管2416可以形成第三位线连接控制器2430。
[0189]连接到第五位线BL〈4>的第一列选择线晶体管2417和第二列选择线晶体管2418可以形成第五位线连接控制器2450。
[0190]连接到第七位线BL〈6>的第一列选择线晶体管2413和第二列选择线晶体管2414可以形成第七位线连接控制器2470。
[0191]虽然没有示出，但是包括第二位线BL〈1>、第四位线BL〈3>、第六位线BL〈5>和第八位线BL〈7>的位线连接控制器的四级架构可以以与上述类似的方式被对称地形成在子单元块SCB的相对侧上。
[0192]虽然未示出，但是包括子单元块SCB的剩余位线的8个位线来作为一个单元的位线连接控制器可以以与上述类似的方式被形成为四级。
[0193]图25是根据一个实施例的图21的位线连接控制器的示例性视图。
[0194]参考图25，连接到第一位线BL〈0>的第一导电型的第一列选择线晶体管2511、连接到第一位线BL〈0>的第二导电型的第一列选择线晶体管2512、连接到第一位线BL〈0>的第一导电型的第二列选择线晶体管2513、连接到第一位线BL〈0>的第二导电型的第二列选择线晶体管2514、连接到第三位线BL〈2>的第一导电型的第一列选择线晶体管2515、连接到第三位线BL〈2>的第二导电型的第一列选择线晶体管2516、连接到第三位线BL〈2>的第一导电型的第二列选择线晶体管2517以及连接到第三位线BL〈2>的第二导电型第二列选择线晶体管2518可以沿位线延伸的方向被并排地顺序布置在第一行中。
[0195]连接到第一位线BL〈0>的四个晶体管2511、2512、2513和2514可以形成第一位线连接控制器2510。
[0196]连接到第三位线BL〈2>的四个晶体管2515、2516、2517和2518可以形成第三位线连接控制器2530。
[0197]此外，连接到第七位线BL〈6>的第一导电型的第一列选择线晶体管2521、连接到第七位线BL〈6>的第二导电型的第一列选择线晶体管2522、连接到第七位线BL〈6>的第一导电型的第二列选择线晶体管2523、连接到第七位线BL〈6>的第二导电型的第二列选择线晶体管2524、连接到第五位线BL〈4>的第一导电类型的第一列选择线晶体管2525、连接到第五位线BL〈4>的第二导电型的第一列选择线晶体管2526、连接到第五位线BL〈4>的第一导电型的的第二列选择线晶体管2527以及连接到第五位线BL〈4>的第二导电型的第二列选择线晶体管2528可以沿位线延伸的方向上被并排地顺序布置在第二行中。
[0198]连接到第五位线BL〈4>的四个晶体管2525、2526、2527和2528可以形成第五位线连接控制器2550。
[0199]连接到第七位线BL〈6>的四个晶体管2521、2522、2523和2524可以形成第七位线连接控制器2570。
[0200]虽然没有示出，但是包括第二位线BL〈1>、第四位线BL〈3>、第六位线BL〈5>和第八位线BL〈7>的位线连接控制器的两级架构可以以与上述类似的方式被对称地形成在子单元块SCB的相对侧上。
[0201]虽然未示出，但是包括子单元块SCB的剩余位线的8个位线来作为一个单元的位线连接控制器可以以与上述类似的方式被形成在两级中。
[0202]图26是根据一个实施例的图22的位线连接控制器的示例性视图。
[0203]参考图26，由于列选择线晶体管的布置与参考图25描述的相同，所以将省略对其的详细描述。
[0204]另外，可以在其中布置列选择线晶体管的第一行和第二行之间以及在第一导电型的晶体管和第二导电型的晶体管之间布置4个反相器区域2691、2692、2693和2694。
[0205]在第一反相器区域2691中，可以布置被配置为连接第一位线连接控制器的第一导电型的第一列选择线晶体管2511和第二导电型的第一列选择线晶体管2512的栅极的反相器、以及被配置为连接第七位线连接控制器的第一导电型的第一列选择线晶体管2521和第二导电型的第一列选择线晶体管2522的栅极的反相器。
[0206]在第二反相器区域2692中，可以布置被配置为连接第一位线连接控制器的第一导电型的第二列选择线晶体管2513和第二导电型的第二列选择线晶体管2514的栅极的反相器、以及被配置为连接第七位线连接控制器的第一导电型的第二列选择线晶体管2523和第二导电型的第二列选择线晶体管2524的栅极的反相器。
[0207]在第三反相器区域2693中，可以布置被配置为连接第三位线连接控制器的第一导电型的第一列选择线晶体管2515和第二导电型的第一列选择线晶体管2516的栅极的反相器、以及被配置为连接第五位线连接控制器的第一导电型的第一列选择线晶体管2525和第二导电型的第一列选择线晶体管2526的栅极的反相器。
[0208]在第四反相器区域2694中，可以布置被配置为连接第三位线连接控制器的第一导电型的第二列选择线晶体管2517和第二导电型的第二列选择线晶体管2518的栅极的反相器、以及被配置为连接第五位线连接控制器的第一导电型的第二列选择线晶体管2527和第二导电型的第二列选择线晶体管2528的栅极的反相器。
[0209]尽管未示出，但是包括第二位线BL〈1>、第四位线BL〈3>、第六位线BL〈5>和第八位线BL〈7>的位线连接控制器的两级架构可以以与上述类似的方式被对称地形成在子单元块SCB的相对侧上。
[0210]虽然未示出，但是包括子单元块SCB的剩余位线的8个位线来作为一个单元的位线连接控制器可以以与上述相似的方式被形成在两级中。
[0211]通过根据本发明概念的实施例来以两级或者四级布置位线连接控制器，磁阻存储设备可以有效地应对位线之间的间距减少。
[0212]图27是用于解释根据一个实施例的位线读出放大器区域中的晶体管布局的示例性视图。
[0213]参考图27，位线读出放大器区域(BLSA)2720可以沿位线方向Dir_BL被布置在存储单元块(MCB) 2710之间。
[0214]可以沿位线方向Dir_BL在位线读出放大器区域BLSA2720中延长地形成包括在其中布置NMOS晶体管的N区NR_BL2731和2732以及包括在其中布置PMOS晶体管的P区PR_BL2741和2742的导电型晶体管区域。可以沿字线方向Dir_WL交替地形成具有不同导电类型的导电型晶体管区域。在一些实施例中，P区可以被布置在一侧，而N区可以被布置在另一侧。
[0215]可以沿位线方向Dir_BL在N区 2731中将多个NMOS晶体管2731_1、2731_2和
2731-3按行布置，而可以沿位线方向Dir_BL中在N区2732中将多个NMOS晶体管2732-1、
2732-2和2732-3按行布置。
[0216]可以沿位线方向Dir_BL中在P区2741中将多个PMOS晶体管2741_1、2741_2和2741-3按行布置，而可以在P区2742中将多个PMOS晶体管2742-1、2742-2和2742-3按行布置。
[0217]图28是根据一个实施例的在图27中所示的晶体管的布局的局部放大图。
[0218]参考作为图27的部分A的放大图的图28，NM0S晶体管2731-1、2731-2、2732-1和2732-2中的每一个可以包括:被布置为沿字线方向Dir_WL跨越具有预定大小的有源区的栅极线NG ;以及通过栅极线NG而将有源区划分为的导电区NRl和NR2。导电区NRl和NR2可以被称为源极区/漏极区。NMOS晶体管2731-1、2731-2、2732-1和2732-2中的每个的沟道可以沿位线方向Dir_BL来形成。
[0219]PMOS晶体管2741-1、2741-2、2742-1和2742_2中的每一个可以包括:被布置为沿字线方向Dir_WL跨越具有预定大小的有源区的栅极线PG ；以及通过栅极线PG而将有源区划分为的导电区PRl和PR2。导电区PRl和PR2可以被称为源极区/漏极区。PMOS晶体管2741-1、2741-2、2742-1和2742-2中的每个的沟道可以沿位线方向Dir_BL来形成。[0220]图29是用于解释根据一个实施例的位线读出放大器区域中的晶体管布局的示例性视图。
[0221]参考图29，位线读出放大器区域BLSA2920可以沿位线方向Dir_BL被布置在MCB2910 之间。
[0222]在位线读出放大器区域BLSA2920中，可以沿字线方向Dir_WL延长地形成在其中布置NMOS晶体管的N区NR_WL2931和2933以及在其中布置PMOS晶体管的P区PR_WL2932和2934。此外，可以沿位线方向Dir_BL延长地形成在其中布置NMOS晶体管的N区NR_BL2941和2943以及在其中布置PMOS晶体管的P区PR_BL2942和2944。
[0223]可以在沿字线方向Dir_WL延长的N区NR_WL2931中按行布置多个NMOS晶体管2931-1，并且可以在沿字线方向Dir_WL上延长的N区NR_WL2933中按行布置多个NMOS晶体管2933-1。此外，可以在沿字线方向Dir_WL延长的P区NR_WL2932中按行布置多个PMOS晶体管2932-1，并且可以在沿字线方向Dir_WL延长的P区NR_WL2934中按行布置多个PMOS晶体管2934-1。
[0224]被布置在沿字线方向Dir_WL延长的N区NR_WL2931和2933中的晶体管2931-1和2933-1中的每一个可以包括:被布置为跨越具有预定大小的有源区的栅极线NG ;以及通过栅极线NG将有源区划分成的导电区NRl和NR2。被布置在沿字线方向Dir_WL延长的P区PR_WL2932和2934中的晶体管2932-1和2934-1中的每一个可以包括:被布置为跨越具有预定大小的有源区的栅极线PG ;以及通过栅极线PG将有源区划分成的导电区PRl和PR2。导电区NRl和NR2可以称为源极区和漏极区，并且导电区PRl和PR2可以称为源极区和漏极区。可以沿字线方向Dir_WL形成晶体管2931-1、2932-1、2933-1和2934-1中的每个的沟道。
[0225]可以在沿位线方向Dir_BL延长的N区NR_BL2941中沿位线方向Dir_BL按行布置多个NMOS晶体管2941-1，并且可以在沿位线方向Dir_BL延长的N区NR_BL2943中沿位线方向Dir_BL按行布置多个NMOS晶体管2943-1。此外，可以在沿位线方向Dir_BL延长的P区NR_BL2942中沿位线方向Dir_BL按行布置多个PMOS晶体管2932-1，并且可以在沿位线方向Dir_BL延长的P区NR_BL2944中沿位线方向Dir_BL按行布置多个PMOS晶体管2944-1。
[0226]被布置在沿位线方向Dir_BL延长的N区NR_BL2941和2943中的晶体管2941-1和2943-1中的每一个可以包括:被布置为沿字线方向Dir_WL跨越具有预定大小的有源区的栅极线NG ；以及通过栅极线NG将有源区划分成的导电区NRl和NR2。被布置在沿位线方向Dir_BL延长的P区PR_BL2942和2944中的晶体管2942-1和2944-1中的每一个可以包括:被布置为沿字线方向Dir_WL跨越具有预定大小的有源区的栅极线PG ;以及通过栅极线PG将有源区划分成的导电区PRl和PR2。导电区NRl和NR2可以称为源极区和漏极区，并且导电区PRl和PR2可以称为源极区和漏极区。可以沿位线方向Dir_BL形成晶体管2941-1、2942-1,2943-1和2944-1中的每个的沟道。
[0227]图29示出在其中在沿字线方向Dir_WL延长的第一定向导电型晶体管区域之间布置沿位线方向Dir_BL延长的第二定向导电型晶体管区域的实施例。然而，在一些实施例中，可以在位线读出放大器区域的一侧布置第一定向导电型晶体管区域，而可以在位线读出放大器区域的另一侧布置第二定向导电型晶体管区域。[0228]在一些实施例中，导电型晶体管区域(P区和N区)可以在位线读出放大器区域中沿位线方向Dir_BL延长。或者，导电型晶体管区域(P区和N区)中的一些可以沿位线方向Dir_BL延长，以及其中的一些可以沿字线方向Dir_WL延长。因此，可以以各种方式来在相同空间中布置大量的晶体管。
[0229]图30是用于解释根据一个实施例的磁阻存储设备的晶体管阱结构的示例性视图。
[0230]参考图30，晶体管阱结构可以包括存储单元区域、隔离区域、核心电路区域和外围电路区域，这可以被形成在P型衬底p_sub中。
[0231]存储单元区域、隔离区域以及核心电路区域可以被形成在于P型衬底P_sub的部分区域中形成的深η阱中，并且外围电路区域可以被形成在P型衬底P_sub中。
[0232]可以在存储单元区域中形成存储单元晶体管，可以在每一个核心电路区域中形成诸如读出放大器晶体管和子字线驱动器晶体管的核心电路晶体管，并且可以在每个外围电路区域中形成诸如译码器晶体管的外围电路晶体管。
[0233]存储单元晶体管可以是NMOS晶体管。存储单元晶体管可以包括P阱3012、在P阱3012中形成且充当源极和漏极的η+型区3014、以及在ρ阱3012中形成且连接到第一体电压(bulk voltage)端VBB_CELL的ρ+型区3018。例如，第一体电压端VBB_CELL的电压电平可以是地电压(OV)或低于0V。
[0234]每个核心电路区域可以包括在存储单元区域的一侧上形成的内部核心电路区域以及在外围电路区域的一侧上形成的外部核心电路区域。
[0235]内部核心晶体管可以被形成在内部核心电路区域中，且外部核心晶体管可以被形成在外部核心电路区域中。
[0236]内部核心晶体管可以是NMOS晶体管，并且可以包括P阱3022、在ρ阱3022中形成且充当源极和漏极的η+区域3024、栅极3026、以及在ρ阱3022中形成且连接到第二体电压端VBB的ρ+区域3028。内部核心晶体管可以被分别形成在与存储单元区域相邻的存储单元区域的两侧。例如，第二体电压端VBB的电压电平可以是地电压(OV)或低于0V。
[0237]外部核心晶体管可以是PMOS晶体管，并且可以包括η阱3032、在η阱3032中形成且充当源极和漏极的P+区域3034、栅极3036、以及在η阱3032中形成且连接到第三体电压端VPP的η+区域3038。例如，第三体电压端VPP的电压电平可以是电源电压(VCC或者VDD)或者高于VCC或VDD。
[0238]包括η阱3042的隔离区域可以被形成在内部核心电路区域和存储单元区域的每个之间，使得内部核心晶体管的P阱3022可以与存储单元晶体管的P阱3012电隔离。
[0239]η+区域3044可以被形成在隔离区域的每一个的η阱3042中，并且连接到第三体电压端VPP。
[0240]外围电路晶体管可以包括形成在P型衬底P_sub中且充当源极和漏极的η+区域3054、栅极3056、以及形成在P型衬底P_sub中且连接到第四体电压端VSS的ρ+区域3058。
[0241]图31是用于解释根据一个实施例的磁阻存储设备的晶体管阱结构的示例性视图。
[0242]参考图31，晶体管阱结构可以包括存储单元区域、第一隔离区域、第二隔离区域、核心电路区域以及外围电路区域，这被形成在P型衬底P_sub中。[0243]存储单元区域、第一隔离区域、第二隔离区域和核心电路区域可以被形成在于P型衬底P_sub的部分区域中形成的深η阱中，而外围电路区域可以被形成在P型衬底P_sub中。
[0244]可以在存储单元区域中形成存储单元晶体管，可以在每一个核心电路区域中形成诸如读出放大器晶体管和子字线驱动器晶体管的核心电路晶体管，并且可以在每个外围电路区域中形成诸如译码器晶体管的外围电路晶体管。
[0245]存储单元晶体管可以包括NMOS晶体管。存储单元晶体管可以包括P阱3112、在ρ阱3112中形成且充当源极和漏极的η+区域3114、栅极3116、以及在ρ阱3112中形成且连接到第一体电压端VBB_CELL的ρ+区域3118。
[0246]每个核心电路区域可以包括形成在存储单元区域的一侧的内部核心电路区域以及形成在外围电路区域的一侧的外部核心电路区域。
[0247]内部核心晶体管可以被形成在内部核心电路区域中，且外部核心晶体管可以被形成在外部核心电路区域中。
[0248]内部核心晶体管可以包括:第一导电型内部核心晶体管，其是NMOS晶体管；以及第二导电型内部核心晶体管，其是PMOS晶体管。
[0249]第一导电型内部核心晶体管可以包括ρ阱3122、形成在ρ-阱3122中且充当源极和漏极的η+区域3124、栅极3126、以及形成在ρ阱3122中且连接到第二体电压端VBB的P+区域3128。第一导电型内部核心晶体管可以被形成为与存储单元区域的一侧相邻。
[0250]第二导电型内部核心晶体管可以包括η阱3132、形成在η_阱3132中且充当源极和漏极的P+区域3134、栅极3136、以及形成在η阱3132中且连接到第三体电压端VPP的η+区域3138。第二导电型内部核心晶体管可以被形成为与存储单元区域的另一侧相邻。
[0251]包括η阱3142的第一个隔离区域可以被形成在包括第一导电型内部核心晶体管的内部核心电路区域与存储单元区域之间，使得第一导电型内部核心晶体管的P阱3122可以与存储单元晶体管的P阱3112电隔离。
[0252]η+区域3144可以被形成在第一隔离区域的η阱3142中，并且连接到第三体电压端 VPP。
[0253]外部核心晶体管可以包括:第一导电型外部核心晶体管，其是NMOS晶体管；以及第二导电型外部核心晶体管，其是PMOS晶体管。
[0254]第一导电型外部核心晶体管可以被形成在第二导电型内部核心晶体管与外围电路晶体管之间。第一导电型外部核心晶体管可以包括P阱3152、形成在ρ阱3152中且充当源极和漏极的η+区域3154、栅极3156、以及形成在ρ阱3152中且连接到第二体电压端VBB 的 ρ+ 区域 3158。
[0255]第二导电型外部核心晶体管可以被形成在第一导电型内部核心晶体管与外围电路晶体管之间。第二导电型外部核心晶体管可以包括η阱3162、形成在η阱3162中且充当源极和漏极的P+区域3164、栅极3166、以及形成在η阱3162中且连接到第三体电压端VPP 的 η+ 区域 3168。
[0256]包括η阱3172的第二隔离区域可以被形成在包括第一导电型外部核心晶体管的外部核心电路区域与外围电路区域之间，使得第一导电型外部核心晶体管的P阱3152可以与具有外围电路晶体管的P型衬底P_sub电隔离。[0257]η+区域3174可以被形成在第二隔离区域的η阱3172中，并且连接到第三体电压端 VPP。
[0258]外围电路晶体管可以包括形成在P型衬底P_sub中且充当源极和漏极的η+区域3184、栅极3186、以及形成在P型衬底P_sub中且连接到第四体电压端VSS的ρ+区域3188。
[0259]图32是用于解释根据一个实施例的磁阻存储设备的晶体管阱结构的示例性视图。
[0260]参考图32，晶体管阱结构可以包括存储单元区域、隔离区域、核心电路区域和外围电路区域,这可以形成在P型衬底p_sub中。
[0261]存储单元区域、隔离区域和核心电路区域可以被形成在于P型衬底P_sub的部分区域中形成的深η阱中，并且外围电路区域可以被形成在P型衬底P_sub中。
[0262]可以在存储单元区域中形成存储单元晶体管，可以在每一个核心电路区域中形成诸如读出放大器晶体管和子字线驱动器晶体管的核心电路晶体管，并且可以在每个外围电路区域中形成诸如译码器晶体管的外围电路晶体管。
[0263]存储单元晶体管可以是NMOS晶体管。存储单元晶体管可以包括P阱3212、在ρ阱3212中形成且充当源极和漏极的η+区域3214、栅极3216、以及在ρ阱3212中形成且连接到第一体电压端VBB_CELL的ρ+区域3218。
[0264]每个核心电路区域可以包括形成在存储单元区域的一侧的内部核心电路区域以及形成在对应的外围电路区域的一侧的外部核心电路区域。
[0265]内部核心晶体管可以被形成在内部核心电路区域中，且外部核心晶体管可以被形成在外部核心电路区域中。
[0266]内部核心晶体管可以是PMOS晶体管，并且可以包括η阱3222、在η阱3222中形成且充当源极和漏极的P+区域3224、栅极3226、以及形成在η阱3222中且连接到第三体电压端VPP的η+区域3228。内部核心晶体管可以分别形成在与存储单元区域相邻的存储单元区域的两侧。
[0267]外部核心晶体管可以是NMOS晶体管，并且可以包括P阱3232、在ρ阱3232中形成且充当源极和漏极的η+区域3234、栅极3236、以及形成在ρ阱3232中且连接到第二体电压端VBB的ρ+区域3238。
[0268]包括η阱3242的隔离区域可以被形成在每一个外部核心电路区域与对应的一个外围电路区域之间，使得外部核心晶体管的P阱3232可以与包括外围电路晶体管的P型衬底卩_81*电隔离。
[0269]η+区域3244可以被形成在每一个隔离区域的η阱3242中，并且连接到第三体电压端VPP。
[0270]外围电路晶体管可以包括形成在P型衬底P_sub中且充当源极和漏极的η+区域3254、栅极3256、以及形成在P型衬底P_sub中且连接到第四体电压端VSS的ρ+区域3258。
[0271]根据本发明概念的实施例，可以以不同的电平来施加存储器单元晶体管的体电压和内部核心晶体管的体电压，使得可以分离地控制存储单元晶体管的操作特性和内部核心晶体管的操作特性。结果，可以优化存储设备的操作特性。
[0272]图33是根据一些实施例的包括磁阻存储设备的存储器模块3300的示例性视图。
[0273]参考图33，存储器模块3300可以包括印刷电路板(PCB)3310、多个MRAM存储器芯片3320、以及连接器3330。多个MRAM存储器芯片3320可以与PCB3310的上表面和下表面组合。连接器3330可以通过导线(未示出)而电连接到多个MRAM存储器芯片3320。另外，连接器3330可以被连接到外部主机的插槽。
[0274]图34是根据一些实施例的包括磁阻存储设备的存储器模块3400的示例性视图。
[0275]参考图34，存储器模块3400可以包括PCB3410、多个MRAM存储器芯片3420、连接器3430、以及多个缓冲器3440。多个缓冲器3440可以分别被布置在MRAM存储器芯片3420与连接器3430之间。
[0276]MRAM存储器芯片3420和缓冲器3440可以被布置在印刷电路板3410的上表面和下表面上。形成在印刷电路板3410的上表面和下表面上的存储器芯片3420和缓冲器3440可以通过多个通孔而连接。
[0277]图35是根据一些实施例的包括磁阻存储设备的存储器模块3500的示例性视图。
[0278]参考图35，存储器模块3500可包括PCB3510、多个MRAM存储器芯片3520、连接器3530、多个缓冲器3540、以及控制器3550。
[0279]MRAM存储器芯片3520和缓冲器3540可以被布置在PCB3510的上表面和下表面上。形成在印刷电路板3510的上表面和下表面上的MRAM存储器芯片3520和缓冲器3540可以通过多个通孔而连接。
[0280]控制器3550可以控制MRAM存储器芯片3520，并且从和向MRAM存储器芯片3520中的相应一个读取或写入数据。
[0281]图36是根据一些实施例的包括多个半导体层的堆叠型半导体设备3600的示例性示意图。在图33至图35中所示的模块结构中，每一个存储器芯片可以包括多个半导体层LAl 到 LAn。
[0282]在堆叠型半导体器件3600中，通过通透的衬底通孔(例如，通透的硅通孔TSV)3620，可以彼此连接被顺序地堆叠的多个半导体层LAl至LAn。每一个半导体层LAl至LAn可以包括包含STT-MRAM单元的存储单元阵列3610。
[0283]图37是根据一些实施例的包括磁阻存储设备的存储器系统3700的示例的框图。
[0284]参考图37，存储器系统3700可以包括存储器控制器3710和磁阻存储设备3720。
[0285]存储器控制器3710可以产生地址信号ADD和命令CMD，并且通过总线将地址信号ADD和命令CMD提供给磁阻存储设备3720。可以通过总线将数据DQ从存储器控制器3710传送到磁阻存储设备3720，或者通过总线从磁阻存储设备3720传送到存储器控制器3710。
[0286]磁阻存储设备3720可以是根据某些实施例的磁阻存储设备，并且可以包括源极线电压发生器。
[0287]图38是根据一些实施例的包括磁阻存储设备和光学链路的存储器系统3800的示例的框图。
[0288]参考图38，存储器系统3800可以包括控制器3820、磁阻存储设备3830、以及被配置为将控制器3820和磁阻存储设备3830互联的多个光学链路3810a和3810b。控制器3820可以包括控制单元3821、第一发射器3822和第一接收器3823。控制单元3821可以将控制信号SNl传送到第一发射器3822。
[0289]第一发射器3822可以包括第一光学调制器3822_1，其可以将作为电信号的控制信号SNl转换成第一光学传输信号OPTl，并且将第一光学传输信号OPTl传送到光学链路3810a。
[0290]第一接收器3823可以包括:第一光学解调器3823_1，其可以将从光学链路3810b接收到的第二光学接收信号0PT2’转换为作为电信号的数据信号SN2，并且将数据信号SN2传送到控制单元3821中。
[0291]磁阻存储设备3830可以包括第二接收器3831、存储单元阵列3832和第二发射器3833。第二接收器3831可包括第二光学解调器3831_1，其将由光学链路3810a输出的第一光学接收信号0ΡΤT转换为作为电信号的控制信号SNl，并且将控制信号SNl传送到存储单元阵列3832。
[0292]可以在控制信号SNl的控制下将数据写入到存储单元阵列3832中，或者由存储单元阵列3832输出的数据信号SN2可以被传送到第二发射器3833。
[0293]第二发射器3833可以包括第二光学调制器3833_1，其可以将作为电信号的数据信号SN2转换为第二光学数据信号0PT2，并且将第二光学数据信号0PT2传送到光学链路3810b。
[0294]图39是作为根据一些实施例的包括磁阻存储设备的信息处理系统的示例的计算机系统3900的框图。
[0295]参考图39，磁阻存储设备可以被安装在计算机系统3900上，其可以是，例如，移动设备或台式计算机。计算机系统3900可以包括磁阻存储器系统3910、调制解调器3920、中央处理单元(CPU) 3950、RAM3940、以及可以电连接到系统总线3960的用户接口 3930。
[0296]磁阻存储器系统3910可以包括存储器控制器3911和磁阻存储设备3912。由CPU3950处理的数据或外部输入的数据可被存储在磁阻存储设备3912中。
[0297]包括磁阻存储单元的半导体存储设备可以被应用到磁阻存储设备3912或RAM3940中的至少一个上。也就是说，包括STT-MRAM单元的半导体存储设备可以被应用于被配置为存储计算机系统3900所需的大量数据的磁阻存储设备3912，或者应用于被配置为存储将被迅速地访问的数据(例如，系统数据)的RAM3940中。虽然在图39中未示出，但是也可以进一步在计算机系统3900中提供应用芯片组、相机图像处理器(CIP)、I/O设备。
[0298]图40是作为根据一些实施例的包括磁阻存储设备的信息处理系统的示例的计算机系统4000的框图。
[0299]参考图40，包括STT-MRAM单元的磁阻存储设备4010可以被安装在计算机系统4000上，其可以是，例如，移动设备或台式计算机。计算机系统4000可包括磁阻存储设备4010、CPU4050、以及可以电连接到系统总线4060的用户接口 4030。
[0300]磁阻存储设备4010可以是不仅仅满足DRAM低成本和高容量特征以及SRAM的运行速度特性，而且满足闪速存储器的非易失性特性的先进存储器。因此，相对于在其中分离地提供具有高的处理速度的高速缓冲存储器和RAM以及被配置为存储大量的数据的贮存器的传统系统，根据某些实施例的磁阻存储设备可以代替所有上述的存储器。由于包括磁阻存储设备的系统可以以高速存储大量的数据，所以可以在结构上简化计算机系统。
[0301]本公开可以应用于半导体设备，特别地可以应用到磁阻存储设备以及包括其的存储器系统。
[0302]根据这里所 公开的实施例，可以提供一种能够优化磁阻存储设备的操作特性并且增加构成磁阻存储设备的元件的集成密度的架构。[0303]此外，根据实施例，可以减小磁阻存储设备的布局面积。
[0304]以上所述的实施例是说明性的，并且其不被解释为用于限制本发明。虽然已经描述了一些实施例，但是对于本领域技术人员将容易理解的是，在不实质上偏离新颖性教导和优点的情况下，可以进行许多修改。因此，所有这样的修改旨在被包括在权利要求中所定义的本公开的范围内。在权利要求中，装置加功能的条款旨在覆盖在本文中被描述为用于执行所述功能的结构，并且不仅覆盖结构等同物，而且还覆盖等同的结构。
【权利要求】
1.一种半导体存储设备，包括: 行译码器，被配置为译码行地址并且驱动全局字线上的全局字线驱动信号； 列译码器，被配置为译码列地址并且驱动列选择线上的列选择信号； 多个子单元块，每一个子单元块包括多个位线、多个字线、以及连接到多个位线和多个字线的多个存储单元； 多个位线读出放大器区域，每一个位线读出放大器区域包括位线读出放大器并且沿第一方向被布置在两个子单元块之间，其中，位线读出放大器中的每一个被配置为读出和放大对应位线的数据； 多个子字线驱动器，每一个子字线驱动器沿与第一方向垂直的第二方向被布置两个子单元块之间，并且被配置为响应全局字线驱动信号来驱动对应字线；以及 位线选择电路，包括多个位线连接控制器，并且被配置为响应于列选择信号来选择一个或者多个位线， 其中，分别响应于列选择信号中的第一列选择信号和第二列选择信号，所述位线连接控制器中的每一个将各个第一位线电稱接到对应的第一局部输入/输出(I/o)线和第二局部输入/输出(i/o)线。
2.根据权利要求1所述的设备，其中，子字线驱动器中的第一子字线驱动器被布置在第一子单元块的第一侧处，并且被配置为驱动第一子单元块的奇数字线，以及 其中，子字线驱动器中的 第二子字线驱动器被布置在第一子单元块的与所述第一侧相对的第二侧处，并且被配置为驱动第一子单元块的偶数字线。
3.根据权利要求2所述的设备，其中，全局字线中的第一全局字线被布置在第一子单元块之上，沿第二方向延伸，并且连接到第一子字线驱动器和第二子字线驱动器。
4.根据权利要求3所述的设备，其中，第二子字线驱动器被配置为驱动M个字线，M等于2'并且X是等于或者大于O的整数。
5.根据权利要求1所述的设备，其中，连接到第一组位线的第一组位线连接控制器被布置在子单元块中的第一子单元块的第一侧处， 其中，连接到第二组位线的第二组位线连接控制器被布置在第一子单元块的与第一侧相对的第二侧处，以及 其中，第一组位线是奇数位线，并且第二组位线是偶数位线。
6.根据权利要求5所述的设备，其中，第一组位线连接控制器包括多个第一组列选择线晶体管，每一个第一组列选择线晶体管分别响应于第一列选择信号和第二列选择信号而将第一组位线的各个位线电稱接到对应的第一局部输入/输出(I/O)线和第二局部输入/输出(I/O)线， 其中，第二组位线连接控制器包括多个第二组列选择线晶体管，每一个第二组列选择线晶体管分别响应于第一列选择信号和第二列选择信号而将第二组位线的各个位线电耦接到对应的第一局部输入/输出(I/O)线和第二局部输入/输出(I/O)线， 其中，第一组列选择线晶体管和第二组列选择线晶体管中的每一个被布置在2M条线中且沿第二方向，并且 其中，M是等于或者大于O的整数。
7.根据权利要求6所述的设备，其中，第一组列选择线晶体管中的每一个包括:第一晶体管，具有第一导电型，所述第一晶体管响应于第一列选择信号将第一组位线中的第一位线电耦接到第一局部输入/输出(I/o)线；以及 第二晶体管，具有第一导电型，所述第二晶体管响应于第二列选择信号将第一位线电耦接到第二局部输入/输出(I/o)线。
8.根据权利要求6所述的设备，其中，第一组列选择线晶体管中的每一个包括: 第一晶体管，具有第一导电型，所述第一晶体管响应于第一列选择信号而将第一组位线中的第一位线电稱接到第一局部输入/输出(I/O)线； 第二晶体管，具有与第一导电型不同的第二导电型，所述第二晶体管响应于第一列选择信号的互补信号而将第一位线电耦接到第一局部输入/输出(I/o)线； 第三晶体管，具有第一导电型，所述第三晶体管响应于第二列选择信号而将第一位线电耦接到第二局部输入/输出(I/O)线；以及 第四晶体管，具有第二导电型，所述第四晶体管响应于第二列选择信号的互补信号而将第一位线电稱接到第二局部输入/输出(I/o)线。
9.根据权利要求6所述的设备，其中，第一组列选择线晶体管中的每一个包括: 第一晶体管，具有第一导电型，所述第一晶体管响应于第一列选择信号而将第一组位线中的第一位线电稱接到第一局部输入/输出(I/O)线； 第一反相器，具有被配置为用于接收第一列选择信号的输入端以及被配置为驱动输出信号的输出端；· 第二晶体管，具有与第一导电型不同的第二导电型，所述第二晶体管响应于第一反相器的输出信号而将第一位线电I禹接到第一局部输入/输出(I/o)线； 第三晶体管，具有第一导电型，所述第三晶体管响应于第二列选择信号而将第一位线电耦接到第二局部输入/输出(I/O)线； 第二反相器，具有被配置为接收第二列选择信号的输入端以及被配置为驱动输出信号的输出端；以及 第四晶体管，具有第二导电型，所述第四晶体管响应于第二反相器的输出信号而将第一位线电耦接到第二局部输入/输出(I/o)线。
10.根据权利要求1所述的设备，其中，每个位线读出放大器区域包括: 至少一个第一 P区，包括沿第一方向布置的多个PMOS晶体管；以及 至少一个第一 N区，包括沿第一方向布置并且在第二方向上与第一 P区分隔开的多个NMOS晶体管。
11.根据权利要求10所述的设备，其中，每个位线读出放大器区域进一步包括: 至少一个第二 P区，包括沿第二方向布置的多个PMOS晶体管；以及 至少一个第二 N区，包括沿第二方向布置并且在第一方向上与第二 P区分隔开的多个NMOS晶体管。
12.根据权利要求1所述的设备，其中，每个位线读出放大器区域包括: 沿第二方向交替地布置的多个P区和多个N区， 其中，每个P区包括沿第一方向布置的多个PMOS晶体管，以及 其中，每个N区包括沿第一方向布置的多个NMOS晶体管。
13.根据权利要求1所述的设备，进一步包括:存储单元区域，包括在第一阱中形成的多个存储单元；以及 第一核心电路区域和第二核心电路区域，分别形成为与存储单元区域的第一侧以及与所述第一侧相对的第二侧相邻，所述第一核心电路区域和第二核心电路区域中的每一个包括:形成在相应的第二阱中并且与存储单元区域的第一侧或者第二侧相邻的内部核心电路晶体管、以及形成在第三阱中并且与内部核心电路晶体管相邻的外部核心电路晶体管， 其中，存储单元的第一阱与第一核心电路区域和第二核心电路区域中的内部核心电路晶体管的第二阱隔离。
14.根据权利要求13所述的设备，进一步包括: 第四阱，具有在第一阱和第一核心电路区域中的第二阱之间形成的第一类型阱；以及 第五阱，具有在第一阱和第二核心电路区域中的第二阱之间形成的第一类型阱； 其中，第一核心电路区域和第二核心电路区域中的每一个的第一阱和第二阱中的每一个是与第一类型阱不同的第二类型阱，以及 其中，第一核心电路区域和第二核心电路区域中的每一个的第三阱是第一类型阱。
15.根据权利要求14所述的设备，其中，第一类型阱是n阱，并且第二类型阱是p阱， 其中，在第一阱中形成的P+区域被连接到第一电压端， 其中，在第二阱中形成的P+区域被连接到与第一电压端不同的第二电压端，以及其中，在第三阱中形成的n+区域被连接到第三电压端，并且第三电压端的电压电平与第一电压端和第二电压端的 电压电平不同。
16.根据权利要求13所述的设备，其中，第一阱是第一类型阱， 其中，在第一核心电路区域中 形成的第一内部核心电路晶体管的第二阱是第一类型阱，并且在第二核心电路区域中形成的第二内部核心电路晶体管的第二阱是与第一类型阱不同的第二类型阱， 其中，在第一核心电路区域中形成的第一外部核心电路晶体管的第三阱是第二类型阱，并且在第二核心电路区域中形成的第二外部核心电路晶体管的第三阱是第一类型阱，其中，具有第二类型阱的第四阱被形成在第一阱和第一内部核心电路晶体管的第二阱之间，并且 其中，具有第二类型阱的第五阱被形成在第二外部核心电路晶体管的第三阱和外围电路区域之间。
17.根据权利要求16所述的设备，其中，第一类型阱是p阱，并且第二类型阱是n阱， 其中，形成在第一阱中的P+区域被连接到第一电压端， 其中，形成在第一内部核心电路晶体管的第二阱和第二外部核心电路晶体管的第三阱中的每一个中的P+区域被连接到与第一电压端不同的第二电压端，并且 其中，形成在第一外部核心电路晶体管的第三阱和第二内部核心电路晶体管的第二阱中的每一个中的n+区域被连接到第三电压端，并且第三电压端的电压电平与第一电压端和第二电压端的电压电平不同。
18.根据权利要求13所述的设备，进一步包括: 第四阱，具有第一类型阱，被形成在第一核心电路区域中的外部核心电路晶体管的第三阱和第一外围电路区域之间；以及 第五阱，具有第一类型阱，被形成在第二核心电路区域中的外部核心电路晶体管的第三阱和第二外围电路区域之间， 其中，第一阱是与第一类型阱不同的第二类型阱， 其中，第一核心电路区域和第二核心电路区域中的每一个的内部核心电路晶体管的第二阱是第一类型阱， 其中，第一核心电路区域和第二核心电路区域中的每一个的外部核心电路晶体管的第三阱是第二类型阱。
19.根据权利要求18所述的设备，其中，每一个第一类型阱是n阱，并且每一个第二类型阱是P阱， 其中，形成在第一阱中的P+区域被连接到第一电压端， 其中，形成在第一核心电路区域和第二核心电路区域中的每一个的外部核心电路晶体管的第三阱中的P+区域被连接到与第一电压端不同的第二电压端，以及 其中，形成在第一核心电路区域和第二核心电路区域中的每一个的内部核心电路晶体管的第二阱中的n+区域被连接到第三电压端，并且第三电压端的电压电平与第一电压端和第二电压端的电压电平不同。
20.根据权利要求1所述的设备，其中，多个存储单元中的每一个包括: 存储单元晶体管，具有连接到对应字线的栅极以及连接到源极线的源极；以及 磁性隧道结(MTJ)元件，包·括连接到存储单元晶体管的漏极的固定层、堆叠在固定层上的隧道势垒层、以及堆叠在隧道势垒层上并且连接到对应位线的自由层。
21.一种半导体存储设备，包括: 多个单元块，每个单元块包括与沿第一方向延伸的多个位线以及与沿垂直于第一方向的第二方向延伸的多个字线连接的多个存储单元； 行译码器，被配置为译码行地址，并且驱动字线上的字线驱动信号； 列译码器，被配置为译码列地址，并且驱动列选择线上的列选择信号；以及多个位线读出放大器区域，每一个位线读出放大器区域包括沿第一方向被布置在单元块之间的位线读出放大器， 其中，位线读出放大器区域中的第一位线读出放大器区域包括: 第一 P区，包括沿第一方向布置的多个PMOS晶体管；以及 第一 N区，包括沿第一方向布置并且在第二方向上与第一 P区间隔开的多个NMOS晶体管。
22.根据权利要求21所述的半导体存储设备，其中，每个位线读出放大器区域进一步包括: 第二 P区，包括沿第二方向布置的多个PMOS晶体管；以及 第二 N区，包括沿第二方向布置并且在第一方向上与第二 P区分隔开的多个NMOS晶体管。
23.根据权利要求21所述的半导体存储设备，进一步包括: 第一阱，包括多个存储单元、第一阱偏置区域、第一侧、以及与第一侧相对的第二侧；以及 第二阱和第三阱，分别包括第二阱偏置区域和第三阱偏置区域，并且分别被布置为与第一阱的第一侧和第二侧相邻，其中，第一阱偏置区域被连接到第一电压端， 其中，第二阱偏置区域和第三阱偏置区域被连接到第二电压端和第三电压端，以及 其中，第一电压端的电压电平与第二电压端和第三电压端的电压电平不同。
24.根据权利要求23所述的半导体存储设备，其中，第一阱是第一类型阱，并且第二阱和第三阱中的每一个是与第一类型阱不同的第二类型阱。
25.根据权利要求24所述的半导体存储设备，其中，第二阱和第三阱中的每一个不包括任何晶体管。
26.根据权利要求24所述的半导体存储设备，其中，第二阱不包括任何晶体管，并且第三阱包括至少一个晶体管。
27.根据权利要求24所述的半导体存储设备，其中，第二阱和第三阱中的每一个包括至少一个晶体管。
28.—种半导体存储设备；包括: 存储单元区域，包括连接到多个字线和多个位线的多个存储单元，其中存储单元被形成在作为第一类型阱的第一阱中； 行译码器，被配置为译码行地址和输出全局字线驱动信号，并且被布置在外围电路区域中； 列译码器，被配置为译码列地址和输出列选择信号，并且被布置在外围电路区域中；子字线驱动器，被配置为响应于全局字线驱动信号来输出各个字线驱动信号，并且被布置在核心电路区域中； 位线读出放大器，包括多个PMOS和NMOS晶体管，并且被布置在核心电路区域中； 第二阱，是与第一类型阱不同的第二类型阱，并且被布置为与第一阱的第一侧相邻；以及 第三阱，是第二类型阱，并且被布置为和与第一阱的第一侧相对的第二侧相邻， 其中，第一阱包括连接到第一电压端的第一阱偏置区域， 其中，第二阱和第三阱中的每一个分别包括连接到第二电压端和第三电压端的第二偏置区域和第三偏置区域， 其中，第一电压端被配置为接收与由第二电压端和第三电压端中的每一个所接收的不同的第一电压电平，以及 其中，第一阱至第三阱被布置在作为第二类型阱的第四阱上。
29.根据权利要求28所述的半导体存储设备，其中，核心电路区域中的第一核心电路区域被布置为与第二阱相邻，第一核心电路区域包括被布置在第五阱中的第一内部核心电路晶体管以及被布置在第六阱中的第一外部核心电路晶体管，第五阱被布置为与第二阱相邻，且第六阱被布置为与第五阱相邻， 其中，核心电路区域中的第二核心电路区域被布置为与第三阱相邻，第二核心电路区域包括被布置在第七阱中的第二内部核心电路晶体管以及被布置在第八阱中的第二外部核心电路晶体管，第七阱被布置为与第三阱相邻，且第八阱被布置为与第七阱相邻，以及其中，第五阱和第七阱中的每一个是第一类型阱，并且第六阱和第八阱中的每一个是第二类型阱。
30.根据权利要求28所述的半导体存储设备，其中，核心电路区域中的第一核心电路区域被布置为与第二阱相邻，第一核心电路区域包括被布置在第五阱中的第一内部核心电路晶体管以及被布置在第六阱中的第一外部核心电路晶体管，第五阱被布置为与第二阱相邻，且第六阱被布置为与第五阱相邻， 其中，核心电路区域中的第二核心电路区域被布置为与第一阱相邻，第二核心电路区域包括被布置在第三阱中的第二内部核心电路晶体管以及被布置在第七阱中的第二外部核心电路晶体管，第七阱被布置为与第三阱相邻，以及 其中，第五阱和第七阱中的每一个是第一类型阱，并且第六阱是第二类型阱。
31.根据权利要求28所述的半导体存储设备，其中，核心电路区域中的第一核心电路区域被布置为与第一阱的第一侧相邻，第一核心电路区域包括被布置在第二阱中的第一内部核心电路晶体管以及被布置在第五阱中的第一外部核心电路晶体管，第五阱被布置为与第二阱相邻， 其中，核心电路区域中的第二核心电路区域被布置为与第一阱的第二侧相邻，第二核心电路区域包括被布置在第三阱中的第二内部核心电路晶体管以及被布置在第六阱中的第二外部核心电路晶体管，第六阱被布置为与第三阱相邻，以及其中，第五阱和第六阱中的每一个是第一类型阱。
【文档编号】G11C7/12GK103594107SQ201310357364
【公开日】2014年2月19日 申请日期:2013年8月16日 优先权日:2012年8月17日
【发明者】李在永, 姜奉辰, 黃正花, 廉基雄, 金永官, 孙东贤 申请人:三星电子株式会社