一种根据写数据改变电源供电的亚阈值存储单元的制作方法
【专利摘要】本发明属于集成电路存储器设计【技术领域】，具体为一种根据写数据改变电源供电的亚阈值存储单元。其单元结构包括一对虚拟电源供电的交叉耦合反相器，一个由写位线控制的虚拟电源供电晶体管，三个负责写操作的写晶体管，及一对堆叠的读晶体管。当存储单元进行写“0”操作时，单元的电源由VDD提供，数据通过单端的写操作方式进行写入；当存储单元进行写“1”操作时，单元的供电被截断，数据通过双端的写操作方式进行写入。当存储阵列进行读操作时，单元存储的数据通过堆叠的读晶体管读出到位线上。本发明具有较高的读、写稳定性，及在亚阈值电压下工作的能力。
【专利说明】—种根据写数据改变电源供电的亚阈值存储单元
【技术领域】
[0001]本发明属于集成电路存储器【技术领域】，具体涉及一种寄存器文件(RegisterFile)及静态随机存储器(Static Random Access Memory, SRAM)单兀。
【背景技术】
[0002]Memory通常占有芯片的大部分面积，主导着芯片的主要性能和功耗，尤其是随着工艺技术的进步，其所占的比例越来越大。虽然先进的工艺技术给memory带来了密度和性能的提升，但同时也导致了更大的功耗消耗，尤其是漏流功耗。因此，降低功耗成为memory设计的首要问题。特别是对于那些靠电池进行工作的电子产品，如医疗器件，无线传感器，手提电脑等便携器件，它们对功耗消耗有着严格的约束，更为迫切需要低功耗的memory。
[0003]降低电源电压是减少功耗消耗最直接且最有效的方法，因为动态功耗与VDD2成正t匕，而漏流功耗与VDD成指数关系。传统的6管(6 Transistors, 6T) SRAM，由于其存储单元内部读、写约束的存在，使得它很难在低于0.7伏的电压下工作。因此，设计都们采用各种读、写辅助电路来提高6TSRAM的最小工作电压(Vmin)。例如，作者H.Pilo于2006年在会议“Symposium on VLSI Technology” 中发表“An SRAM design in 65-nm and 45-nmtechnology nodes featuring read and write—assist circuits to expand operatingvoltage”，提出了一种虚拟单元地的方法来降低SRAM的最小操作电压。作者Y.H.Chen于 2008 年在会议“Symposium on VLSI Technology” 中发表“A 0.6-V 45-nm adaptivedual-rail SRAM compiler circuit design for lower VDDmin VLSIs，，,提出了一种自适应的双轨电压策略，使得6TSRAM的最小工作电压降至0.6V。作者0.Hirabayashi于2009 年在“IEEE International Solid-State Circuits Conference (ISSCC) ” 会议上发表“process-variation-tolerant dual-power-supply SRAM with 0.179~mm2 cellin 40-nm CMOS using level-programmable wordline driver”,提出了一种自举或自降字线电压策略，使得6TSRAM更易适合低压下工作。作者S.Mukhopadhyay于2011年在杂志 “Transaction on VLSI，，中发表“SRAM write-ability improvement with transientnegative bitline voltage”,提出了一种负位线电压辅助方法,有效的改善了 6TSRAM的最小工作电压。但是，无论采用何种读、写辅助电路都无法将6TSRAM的最小工作电压降至亚阈值电压下。尤其在更为先进的工艺中，工艺偏差和器件参数的不匹配更为严重，这使得6TSRAM的最小工作电压进一步降级。
[0004]所以，设计者们更为偏向采用先进的存储单元结构来进行低功耗的SRAM设计。
【发明内容】
[0005]本发明的目的在于提供一种读、写稳定性高，漏电流小，能够在超低压下工作的亚阈值存储单元。
[0006]本发明提供的亚阈值存储单元，包括:
一对虚拟电源供电的交叉耦合反相器(第一反相器I和第二反相器2)构成存储单元的存储核心；其中，两首尾相连的反相器的电源线VDD与虚拟电源结点相连，第一反相器I的输出和输入(或第二反相器2的输入和输出)为存储单元的两个存储结点；
一个为虚拟电源供电的PMOS管，其栅极与写位线相连，源极与电源线VDD相连，而漏极则与虚拟电源结点相接；
三个负载写操作的写晶体管NMOS ;其中，第一写晶体管的漏极与第一反相器I的输出相连，源极与写位线相连，而栅极则与写字线相接；第二写晶体管的漏极与第一反相器I的输入相连，源极与第三写晶体管的漏极相连，栅极同样与写字线相接；第三反相器的漏极与第二反相器的源极相连，源极接地，栅极由写位线控制；
一对堆叠的读晶体管NMOS ;其中，第一读晶体管的漏极与读位线相连，源极与第二读晶体管的漏极相连，栅极则由读字线控制；第二读晶体管的漏极与第一读晶体管的源极相连，源极接地，栅极则与其中一个存储结点相接。
[0007]本发明提供的10管存储单元，能够在亚阈值电压下工作，可根据写数据改变电源供电，并且具有较高的读、写稳定性及较小的漏电流。
【专利附图】
【附图说明】
[0008]图1是本发明的电路结构示意图。
[0009]图2是本发明写“0”电路操作示意图。
[0010]图3是本发明写“I”电路操作示意图。
[0011]图4是本发明读电路操作示意图。
【具体实施方式】
[0012]本发明为一种根据写数据改变电源供电的亚阈值存储单元，以下通过实例进一步阐述本发明。
[0013]图1所示为本发明实现的IOT亚阈值存储单元的电路结构。PMOS管Ml，NMOS管M3构成第一反相器I, PMOS管M2和NMOS管M4构成第二反相器2,第一反相器I和第二反相器2首尾相连，交叉耦合，构成存储单元的存储核心，结点Q和QB分别为其两个数据存储结点，VVDD为两个反相器的虚拟电源结点。NMOS管MO为虚拟电源供电管，其源极与电源VDD相连，漏极与虚拟电源结点VVDD相连，而栅极则由写位线(WBL)所控制。晶体管M5、M6及M7构成存储单元的写电路。其中，NMOS管M5漏极与存储结点Q相连，源极与写位线WBL相连，而栅极与写字线(WWL)相连；NM0S管M6漏极与存储结点QB相连，源极与NMOS管M7的漏极相连，栅极与写字线WffL相连，而M7的栅极与写位线WBL相连，源极则接地。NMOS管M8、M9则构成存储单元的读电路。其中NMOS管M8的栅极与存储结点QB相连，源极接地，漏极与NMOS管M9的源极相连，而M9的漏端与读位线(RBL)相连，栅极则与读字线(RWL)相连。
[0014]图2表示本发明的存储单元写“0”的电路操作。此时，写字线WffL为“1”，写位线WBL为“0”，读字线RWL为低，读路径关闭。由于WBL为低，则晶体管MO处于开启状态，虚拟电源结点的电压为“I”。数据“0”通过M5对存储结点Q进行下拉写入存储单元，然后通过交叉耦合的反相器将QB预充为“I”。由于存储结点的上拉网络由两个堆叠管M0、M1构成，有效的降低了存储单元对Q点的上拉能力，且NMOS管M5又能有效的进行传输强“0”功能，所以，数据“ O ”能够很容易的写入存储单元。
[0015]图3表示本发明的存储单元写“ I ”的电路操作。此时，除是写位线WBL为“ I ”，其它字线和位线的状态与写“0” 一致。由于WBL为高，则晶体管MO处于判断状态，而晶体管M6、M7处于开启状态，虚拟电源结点处于浮空状态。数据“I”由晶体管M5传输给存储结点Q，但由于NMOS的弱“I”传输特性，无法将数据“I”写入Q，而M6、M7的存在却有效的解决了这个问题。堆叠的M6、M7给存储结点QB提供了放电路径，且由于QB的上拉网络为截断，所以QB能够很容易被下拉至“O”。这样，关闭了下拉管M3和开启了上拉管M1，使得M5能够对存储结点Q和虚拟电源结点VVDD进行充电，虽然这两点的电压无法达到真正的高电平，但待写“I”操作结束后，WBL被下拉至“0”，MO开启，Q结点会被上拉网络补充预充为“1”，顺利的将“ I”写入了存储单元。
[0016]图4表示本发明的存储单元读模式下的电路操作。存储单元进行读操作时，写字线WWL为低，写位线WBL为低，写路径关闭，数据处于保持模式。而读字线RWL预充为高电平，位线BL则预充为“I”。RffL为高使得晶体管M9开启，若此时存储单元执行读“0”操作，则存储结点QB为“1”，读位线上的电压被下拉至“0”，存储的“0”数据输送至位线上。若此时存储单元执行读“ I”操作，则存储结点QB为“0”，读位线上的电压保持不变，存储的“ I”数据读出至位线上。由于整个读操作过程中，读路径与存储结点进行了隔离，所以读操作无法破坏存储的数据值，从而避免了读操作中的数据破坏，有效提高了存储单元的操作稳定性。
【权利要求】
1.一种根据写数据改变电源供电的亚阈值存储单元，其特征在于包括: 一对虚拟电源供电的交叉耦合反相器构成存储单元的存储核心；其中，两首尾相连的一对反相器的电源线VDD与虚拟电源结点相连，第一反相器的输出和输入或第二反相器2的输入和输出为存储单元的两个存储结点； 一个为虚拟电源供电的PMOS管，其栅极与写位线相连，源极与电源线VDD相连，漏极与虚拟电源结点相接； 三个负载写操作的写晶体管NMOS管；其中，第一写晶体管的漏极与第一反相器的输出相连，源极与写位线相连，栅极与写字线相接；第二写晶体管的漏极与第一反相器的输入相连，源极与第三写晶体管的漏极相连，栅极同样与写字线相接；第三反相器的漏极与第二反相器的源极相连，源极接地，栅极由写位线控制； 一对堆叠的读晶体管NMOS管；其中，第一读晶体管的漏极与读位线相连，源极与第二读晶体管的漏极相连，栅极由读字线控制；第二读晶体管的漏极与第一读晶体管的源极相连，源极接地，栅极与其中一个存储结点相接。
2.根据权利要求1所述的亚阈值存储单元，其特征在于:当存储单元进行写“0”操作时，虚拟电源供电管导通，虚拟电源结点的电压为VDD，数据通过第一个写晶体管写入存储单元。
3.根据权利要求1所述的亚阈值存储单元，其特征在于:当存储单元进行写“I”操作时，虚拟电源供电管关闭，虚拟电源结点处于浮空状态，数据通过三个写晶体管写入存储单元；其中，第一个写晶体对其中一个存储结点充电，第二个写晶体和第三个写晶体管对另一个结点进行放电；待写操作结束后，电源重新供电，新的高电平存储结点的电压被补充于VDD。
4.根据权利要求1所述的亚阈值存储单元，其特征在于:数据通过堆叠的读晶体管将数据输出至读位线。
【文档编号】G11C11/413GK103578529SQ201310494100
【公开日】2014年2月12日 申请日期:2013年10月21日 优先权日:2013年10月21日
【发明者】温亮, 李毅, 曾晓洋 申请人:复旦大学