一种多次可程序化互连矩阵及其规划方法
【专利摘要】本发明提供了一种多次可程序化互连矩阵及其规划方法，该多次可程序化互连矩阵包含形成一个M×N大小阵列的多个半导体非易失性存储器元件。根据一特定互连规划，位于该阵列中的该些非易失性存储器元件被程序化至一高阈值电压状态或被抹除至一低阈值电压状态。施加一栅电压于该阵列中的所有非易失性存储器元件的控制栅极后，就形成了被规划的互连网络，其中该栅电压高于该低阈值电压且低于该高阈值电压。本发明的互联矩阵可提供一种非常方便和成本效益的方法来规划IC芯片中的电路布线。
【专利说明】一种多次可程序化互连矩阵及其规划方法
【技术领域】
[0001]本发明是有关于在集成电路(integrated circuit, IC)中用以电路布线(circuitrouting)的互连矩阵(interconnection matrix),特别地,应用一个半导体非易失性存储器(non-volatile memory,NVM)元件(device)阵列(array)来形成一互连矩阵。当被施加的控制栅(control gate)电压偏压(bias)低于高阈值电压但高于低阈值电压时,具高阈值电压的已程序化(programmed)NVM元件为“切断(off) ”状态，以断接(disconnect)其对应的两个输入端(terminal)及输出端,至于,具低阈值电压的未程序化(un-programmed)NVM元件为“导通(on) ”状态，以连接其对应的两个输入端及输出端。
【背景技术】
[0002]在集成电路的领域里，主动元件(active element)如晶体管(transistor)以及被动(passive)元件如电阻(resistor)与电容(capacitor)之间，是以金属线(metalwire)和夹层间(inter-layered)的金属贯孔(via) /接触窗(contact)来相连接。上述金属连接通常是在半导体制造的最后金属化(metallization)工艺中来完成。一旦完成最后硬布线(hard wiring)工艺，在新娃晶(silicon)没有经过重新遮罩(re-masking)和重新工艺(re-processing)的程序,新娃晶上的电路是无法改变的。在制造后，因为缺乏改变布线规划(wiring configuration)的弹性,此硬布线方法通常导致光罩改版(maskrevision)和娃晶重制造(re-fabrication)的开发成本增加,且更延长开发时程。
[0003]在大部分IC芯片(chip)，于工艺后，为了修正(trimming)被动元件的电性参数、为改善良率的存储器冗余(memory redundancy)及芯片识别(chip identification),局部的布线变更是必需的。对于这类应用，电性熔丝(electrical fuse)和反熔丝(ant1-fuse)通常被用在这些用途。一旦被程序化，这些电性熔丝(反熔丝)不能返回其原来状态(original state)，亦即这些电性熔丝(反熔丝)的程序化状态是不可逆的。因此，这些电性熔丝(反熔丝)为一次性可程序化(One-Time-Programmable, 0ΤΡ)非易失性存储器元件。
[0004]另一方面，对于需要大规模可规划布线容量(configurable wiring capacity)的应用，例如，现场可程序化阵列(Field Programmable Array)和多次可规划(MultipleConfigurable)输出/输入(Ι/Os)(或输出/输入焊垫(pad))，OTP型的电性熔丝(反熔丝)无法提供可行的解决方案。利用大量OTP型的电性熔丝(反熔丝)作为IC芯片中的多次可规划布线容量，将变成不切实际的昂贵。
【发明内容】
[0005]本发明实施例的主要目的在于提供一种多次可程序化互连矩阵及其规划方法，以解决利用一次性可程序化非易失性存储器元件进行多次可规划布线的成本较高、及现有硬布线方法缺乏布线规划弹性的问题。
[0006]为了实现上述目的，本发明实施例提供一种多次可程序化互连矩阵，该多次可程序化互连矩阵包含:多个非易失性存储器单元，被配置为具有行与列的电路组态，各所述非易失性存储器单元具有一源极、一漏极、一浮动栅、一控制栅和一通道区，位于同一行的非易失性存储器单元的控制栅形成一相对应控制栅线，位于同一列的非易失性存储器单元的漏极形成一相对应位线，位于同一行的所述多个非易失性存储器单元被分为多个单元配对以致于各所述单元配对分享一共源极并连接至两条相邻位线，位于同一行中的所述多个非易失性存储器单元的所述共源极形成一相对应源极线，在每一程序化周期后，所述多个非易失性存储器单元被规划成多个抹除单元和多个被程序化单元；多个第一切换器和多个第二切换器分别设在多条所述位线的第一端和第二端；以及多个第三切换器和多个第四切换器分别设在多条所述源极线的第一端和第二端；其中当将多条所述控制栅线被偏压时，所述多个抹除单元和所述多个被程序化单元的电传导状态取决于所述多个非易失性存储器单元的电传导型。
[0007]本发明实施例还提供一种规划一个多次可程序化互连矩阵的方法，该多次可程序化互连矩阵包含被配置为具有行与列的电路组态的多个非易失性存储器单元、多个第一切换器、多个第二切换器、多个第三切换器和多个第四切换器，各所述非易失性存储器单元具有一源极、一漏极、一浮动栅、一控制栅和一通道区，位于同一行的非易失性存储器单元的控制栅形成一相对应控制栅线，位于同一列的非易失性存储器单元的漏极形成一相对应位线，位于同一行的所述多个非易失性存储器单元被分为多个单元配对以致于各所述单元配对分享一共源极并连接至两条相邻位线，位于同一行中的所述多个非易失性存储器单元的共源极形成一相对应源极线，所述多个第一切换器和所述多个第二切换器分别设在多条所述位线的第一端和第二端，所述多个第三切换器和所述多个第四切换器分别设在多条所述源极线的第一端和第二端，所述方法包含:改变所述多个非易失性存储器单元的阈值电压至具一第一阈值电压的抹除状态；在一程序化期间，将一行的多个第一非易失性存储器单元保持在具所述第一阈值电压的所述抹除状态，通过施加一操作电压至所述多个第一非易失性存储器单元的对应位线或是将所述相对应位线浮接来达成；在所述程序化期间，将所述行的多个第二非易失性存储器单元程序化至具一第二阈值电压的被程序化状态，通过施加所述操作电压至一相对应源极线、施加一第一高电压至所述多个第二非易失性存储器单元的对应位线和施加一第二高电压至一相对应控制栅线来达成；以及以逐行为基础，重复所述保持步骤和所述程序化步骤，直到处理完所有的非易失性存储器单元为止；其中所述第一高电压和所述第二高电压大于所述操作电压；以及其中所述多个非易失性存储器单元为N型且所述第一阈值电压小于所述第二阈值电压。
[0008]本发明实施例还提供一种规划一个多次可程序化互连矩阵的方法，该多次可程序化互连矩阵包含被配置为具有行与列的电路组态的多个非易失性存储器单元、多个第一切换器、多个第二切换器、多个第三切换器和多个第四切换器，各所述非易失性存储器单元具有一源极、一漏极、一浮动栅、一控制栅和一通道区，位于同一行的非易失性存储器单元的控制栅形成一相对应控制栅线，位于同一列的非易失性存储器单元的漏极形成一相对应位线，位于同一行的所述多个非易失性存储器单元被分为多个单元配对以致于各所述单元配对分享一共源极并连接至两条相邻位线，位于同一行中的所述多个非易失性存储器单元的所述共源极形成一相对应源极线，所述多个第一切换器和所述多个第二切换器分别设在多条所述位线的第一端和第二端，所述多个第三切换器和所述多个第四切换器分别设在多条所述源极线的第一端和第二端，所述方法包含:改变所述多个非易失性存储器单元的阈值电压至具一第一阈值电压的抹除状态；在一程序化期间，将一行的多个第一非易失性存储器单元保持在具所述第一阈值电压的所述抹除状态，通过将所述多个第一非易失性存储器单元的对应位线浮接或是施加一第一高电压至所述相对应位线来达成；在所述程序化期间，将所述行的多个第二非易失性存储器单元程序化至具一第二阈值电压的被程序化状态，通过施加所述第一高电压至一井电极和一相对应源极线，以及施加一接地电压至所述多个第二非易失性存储器单元的对应位线来达成；以及以逐行为基础，重复保持步骤和程序化步骤，直到处理完所有的非易失性存储器单元为止；其中上述规定非易失性存储器单元为P型且所述第一阈值电压小于所述第二阈值电压。
[0009]本发明的有益效果在于，本发明的互联矩阵可提供一种非常方便和成本效益的方法来规划IC芯片中的电路布线。
【专利附图】
【附图说明】
[0010]图1是根据本发明的一实施例，显示利用N型非易失性存储器元件的互连矩阵的示意图；
[0011]图2是根据本发明的一实施例，显示N型SGLNVM的被程序化单元和抹除单元的漏极电流对控制栅电压的特征曲线；
[0012]图3是根据本发明的一实施例，显示一被抹除N型SGLNVM元件的晶体管导通电阻值对流入电流(sunk current)的特征曲线；
[0013]图4A是根据本发明，显示在程序化程序中，被程序化N型SGLNVM元件的程序化机制(mechanism)；
[0014]图4B是根据本发明，显示在程序化程序中，未被程序化N型SGLNVM元件的程序化机制；
[0015]图5是根据本发明的一实施例，显不利用N型SGLNVM兀件的互连矩阵的不意图；
[0016]图6是根据本发明的另一实施例，显示利用P型非易失性存储器元件的互连矩阵的示意图。
[0017]附图标记
[0018]100 MXN N 型 NVM 阵列
[0019]101、102、601、602 输入端
[0020]103、603 位线
[0021]110、112、114、116、610、612、614、616 切换器
[0022]111、113、115、117 切换器的栅极
[0023]130 N 型 NVM 单元
[0024]131、631 单位
[0025]141,142,641,642 输出端
[0026]143、643 共源极线
[0027]150控制栅线
[0028]501、502、560、561 汇流排线
[0029]510 MXN N-型 NVM 互连矩阵[0030]511控制栅线切换器
[0031]520地址解码器和状态机器电路区块
[0032]530电压供应电路区块
[0033]550、551数据缓冲器电路区块
[0034]600 MXN P 型 NVM 阵列
[0035]600A N-型井
[0036]600B 井电极
[0037]630 P 型 NVM 单元
[0038]650控制栅线
【具体实施方式】
[0039]以下的说明将举出本发明的多个较佳的示范实施例，熟悉本领域者应可理解，本发明可采用各种可能的方式实施，并不限于下列示范的实施例或实施例中的特征。
[0040]图1显示2M个输入和2N个输出的互连矩阵的示意图，其包含MXN大小的NVM阵列100以及选择MOSFET切换器(switch) (110、112、114和116)。具反或(NOR)型电路组态(configuration)的MXN大小的NVM阵列100中，多个NVM单兀(cell) 130两两成对，每一对NVM单元130分享一共源极电极(common source electrode)和两个不同的漏极电极(drain electrode),如图1中间的单位131所示。一行(row)NVM单元130的控制栅150形成一控制栅线(control gate line)CGj，其中，j=l...N;而一列(column) NVM 单元 130的漏极电极彼此连接形成第i条位线(bitline)103，其中，i=l...M ;—行NVM单元130的共源极电极彼此连接形成第j条共源极线(common source line) 143,其中，j=l...N。输入端101和102以Iiu和IiD表示，i=l...M，分别经由该些MOSFET切换器110和114，连接至该MXN大小的NOR型NVM阵列100的M条位线103。输出端141和142以QjK和QjL表示，j=l...N,分别经由该些MOSFET切换器112和116连接至该MXN大小的NOR型NVM阵列100的N条共源极线143。
[0041]在规划(configure)该互连矩阵时,一开始是利用傅勒-诺德翰穿隧效应或能带间穿隧效应，将该MXN大小的NOR型NVM阵列100中的多个NVM单元130抹除至一低阈值电压状态VthL，而上述傅勒-诺德翰穿隧以及能带间穿隧等抹除方法为本【技术领域】者所习知，在此不予赘述。在该抹除操作后，该阵列100中的NVM单元130处于该低阈值电压状态VthIj。当施加一个控制栅电压大于一低阈值电压VthL时,该互连矩阵的所有互连节点(node)相连接在一起。若欲使两节点之间断接，则须将连接(attach)至该两个节点的特定NVM程序化至一高阈值电压状态VthH(其中该特定NVM的源极/漏极电极连接至该两个节点)，此程序化操作是利用美国专利号码7，733，700所揭示的程序化方法(上述专利的内容在此被整体引用作为本说明书内容的一部分)。例如，如图1所示，将在该MXN阵列100的每一NVM单元(i，j)程序化至该高阈值电压状态Vths以将第i条位线自第j条共源极线断接，其中，l〈i〈M且l〈j〈N。本发明的互连矩阵中该些NVM单元的程序化操作是相似于具有熔丝型元件的传统互连矩阵中的熔丝烧断(fuse-blown)操作。
[0042]在规划完该互连矩阵之后，当需要该互连矩阵传递供应核心电压信号Vdd(通常表示一数字信号“I”)时，整个阵列的控制栅线CGJj=1...N)被偏压至一电压Va，其中，(VthL+VDD) <Va<VthHO通过施加一电压信号Vsel (大于(VDD+Vth))至该些选择切换器(110、113、115和116)的栅极端(111、113、115和117)，其中Vth是该些选择切换器的阈值电压，于是形成一个可传递小于Vdd的信号的互连矩阵网络(network)。若要使该互连矩阵自外部数据汇流排线(data bus line)断接,则将在该些选择切换器(110、113、115和116)的栅极端(111、113、115和117)的电压信号设为接地(ground)电压。或者，于图1的互连矩阵中，若要使一行NVM单元自一特定输出线Oj分离(detach)，则可施加一个小于Vtli的电压(通常是接地电压)至该行NVM单元的控制栅。
[0043]图2是根据本发明的一实施例，显示N型SGLNVM元件的程序化和抹除单元的漏极电流对控制栅电压的特征曲线(characteristic curve)。图3是根据本发明的一实施例，显示一个被抹除N型SGLNVM元件在1.2V电压偏压且被施加不同控制栅电压下的Rm (晶体管“导通”电阻值(resistance))对流入电流(sunk current)的特征曲线。相较于氧化层破裂(oxide - breaking)反熔丝电阻值约在百万欧姆(ΜΩ)的范围(例如,参见美国专利号码7，825，479B2)，该1--是在数十千欧姆(kQ)的范围。因此，就传播延迟速度(propagatingdelay speed)而言,利用SGLNVM的互连矩阵的品质是优于利用氧化层破裂反熔丝的互连矩阵。
[0044]在一较佳实施例中，具NOR型电路组态的MXN大小的N型SGLNVM阵列100形成如图1所示的MXN互连矩阵，该N型SGLNVM单元阵列100是以标准CMOS工艺制造。最初，以傅勒-诺德翰穿隧(tunneling)或能带间穿隧效应,将在该阵列100中的多个N型SGLNVM单元130抹除至一低阈值电压状态。上述抹除程序是以逐行(row-by-row)抹除方式、或以整个阵列一次抹除来完成。一种逐行程序化程序是以美国专利申请号码7，733，700所揭示的程序化方法来完成。于该程序化模式中，是通过传递核心电压偏压Vdd至相对应源极线Qj而达到选择第j行N型SGLNVM单元的目的，因此，被选择的第j行的N型SGLNVM单元的源极就被偏压在电压VDD。对于互连规划的被选择的第j行SGLNVM单元中，施加一电压偏压Vdh (大于Vdd)至欲被程 序化的该些被选择的N型SGLNVM单元的漏极电极；而对于被选择的第j行SGLNVM单元中不要被程序化的该些被选择的SGLNVM单元的漏极，则施加一偏压Vdd或浮接(floating)。当施加一个振幅Vrai的高电压脉冲(pulse)(大于Vdd)至该被选择行的该些N型SGLNVM单元的控制栅历经约数微秒(μ s)时,是以注入热电子(hot electron)至浮动栅的方式，如图4A所示，将该些漏极电极被偏压在Vdh的被程序化N型SGLNVM单元程序化至一高阈值电压状态VthH。同时，对于具二电极的其一偏压在Vdd或浮接的该些未程序化N型SGLNVM单元，其漏极电极和连接的源极线Qj均被偏压在该电压偏压VDD，而不会产生热电子。在MOSFET的深线性模式(de印linear mode)中不会产生热电子，此乃由于施加该高栅电压(high gate voltage) Vcxffl至NVM元件的控制栅导致源极/漏极电位均等于VDD，如图4B所示。因此，在施加该高电压脉冲Vrai后，该被选择行的未程序化SGLNVM单元仍是在同样的低阈值电压状态VthJ抹除阈值电压)。这整个程序化程序相似于具有熔丝型元件的传统互连矩阵中的熔丝烧断操作。本发明的互连矩阵中的该些被程序化NVM单元相似于那些烧断熔丝，用来断接两个连接节点。对比之下，本发明的互连矩阵中的该些NVM元件为MTP元件，而该传统互连矩阵中的该些熔丝型元件为OTP元件。本发明的NVM互连矩阵可以被规划和重新被规划多次。
[0045]在逐行程序化该MXN大小NOR型阵列成为一特定互连规划后，施加一控制栅电压Va至整个NVM单元阵列的控制栅，以启动(activate)该互连矩阵，其中(VthL+VDD) <Va〈VthH。利用图1中的该些选择切换器(I 10、112、114和116)，使该互连矩阵与外部汇流排线分离或连接。若要使单一源极线％线自M条汇流排线分离，可施加一个低于该抹除NVM阈值电压的接地电压至该行的控制栅CGp以切断该行的NVM元件。
[0046]请注意，于上述互连矩阵实施例中各单位131包含一对SGLNVM单元130，仅为本发明的一示例，而非本发明的限制。在互连矩阵另一实施例中，每一个包含一对SGLNVM单元130的单位131可利用包含一对其他类型NVM单元的单位来替代。
[0047]图5是根据本发明的一实施例，显示操作互连矩阵510的示意图。M条汇流排线501连接至一互连矩阵510的M个上输入端101，而M个下输入端102则连接至M条汇流排线502，该M条汇流排线502再连接至用以进行规划操作的程序化/抹除驱动器电路(driver circuitry) 540。该互连矩阵510的N个右输出端141和N个左输出端142分别连接至数据缓冲器电路区块(data buffer circuit block) 550和551。该些数据缓冲器电路550和551用来分别驱动在N条汇流排线560和561中2N条输出汇流排线的线电阻电容负载(RC loading)，以达到最佳化的信号传播延迟。应用一地址解码器和状态机电路区块(address decoder and state machine circuit block) 520,经由控制栅线切换器511,来选择该SGLNVM阵列510和该行SGLNVM单元的控制栅以及提供时序控制序列(timingcontrol sequence)，分别作为矩阵规划和矩阵启动的操作之用。一电压供应电路区块530提供不同的电压偏压，作为该N型SGLNVM阵列的抹除和程序化操作之用以及该些选择切换器(I 10、112、114和116)的电压偏压之用。
[0048]另一实施例中，具NOR型电路组态的MXN大小P型NVM阵列600嵌入于一具电极600B的大N型井600A中，和N型MOSFET切换器(610、612、614和616)形成如图6的所示的MXN互连矩阵。具NOR型电路组态的MXN大小的NVM阵列600中，多个P型NVM单元630两两成对，每一对NVM单元630分享一共源极电极和两个不同的漏极电极，如图6中的单位631所示，一行P型NVM单元630的控制栅650形成一控制栅线CGj，其中，j=l...N ; —列P型NVM单元630的漏极电极相连接形成第i条位线603，其中，i=l...M ;一行P型NVM单元630的共源极电极相连接形成第j条共源极线643，其中，j=l...N0上输入端601和下输入端602以Iiu和IiD代表，i=l...M，分别经由该些MOSFET切换器610和614连接至该具NOR型电路组态的MXN大小的P型NVM阵列的M条位线603。右输出端641和左输出端642以QjK和QjL代表，j=l...N,分别经由该些MOSFET切换器612和616连接至该P型NVM阵列600的N条共源极线643。
[0049]为规划该互连矩阵，最初是利用傅勒-诺德翰穿隧效应，将该些P型NVM单元630抹除至一低阈值电压状态Vg (朝向更负的电压方向)，故具该低阈值电压的该些P型NVM单元630需要被施加一个比源极电极电压Vs更负的控制栅电压Veg,以导通该些P型NVM单元630，亦即(Veg — Vs— VthL)〈O，来导通该P型NVM单元630。在低阈值电压状态Vtli的该些P型NVM630的浮动栅上所储存的电荷为电洞(正的)或零电荷。利用施加同样的电压偏压至该些控制栅650和该N型井的井电极600B，使该阵列中的该些具初始低阈值电压的P型NVM单元630为“切断”状态。在规划之前，该阵列中的该些P型NVM单元630在初始时断接于该互连矩阵的该些节点之间。
[0050]为了程序化被选择第j行的P型NVM单元，其该井电极600B和该被选择的源极线Oj以同样的高电压Vh作偏压，而在第j行中欲程序化的被选择的P型NVM的相对应位线是以接地电压作偏压，历时数微秒，以致于能带间穿隧效应促进从该井电压偏压Vh至该些接地漏极电极来的热电子注入至该P型NVM的浮动栅中。在该接地电压脉冲期间，第j行中未被选择的P型NVM的相对应位线被设定为浮接状态或以Vh作偏压。为了不干扰在其余行中未被选择的NVM单元，在施加程序化接地电压脉冲期间，未被选择行的水平源极线Oj设为浮接状态。在第j行的该些被程序化P型NVM单元因在高阈值电压状态VthH，如此需要一个更高的控制栅电压来切断该些被程序化P型NVM单元。因此，在程序化之后，当该N型井和该些控制栅以该正电压偏压Vdd作偏压时，该些在浮动栅上有储存电子的被程序化P型NVM单元便总是维持在“导通”状态以传递一低电压信号Vss，而该些未程序化NVM单元则保持“切断”状态。
[0051]在逐行程序化该MXN P-型NOR阵列已达成一特定互连规划后，施加该正电压偏压Vdd至该N型井600和整个NVM单元阵列的控制栅线，以启动该互连矩阵。应用图6中的该些选择切换器出10、612、614和616)，以使该互连矩阵与外部汇流排线(未显示)分离或附接。欲使单一源极线Oj自M条汇流排线分离，可施加一高电压Va(大于Vdd)至该行控制栅CGp以致于该施加的高电压Va能将该些被程序化的P型NVM单元切断。本发明的P型NVM单元阵列的整个规划操作是相似于具有反熔丝型元件的传统互连矩阵中的熔丝连接(fuse-connecting)操作。本发明的互连矩阵中的该些被程序化P型NVM单元相似于那些用来连接节点与节点的连接熔丝。对比之下，本发明的互连矩阵中的P型NVM元件为MTP元件，而该传统互连矩阵中的该些反熔丝型元件为OTP元件。本发明的NVM互连矩阵可以被规划和重新被规划多次。
[0052]因为半导体非易失性存储器元件通常需要至少数千次的程序化/抹除(erase)周期(cycling),所以在本发明中，选择具多次可程序化(Multiple Times Programmable,MTP)功能的非易失性存储器会是最具成本效益的解决方案，以便进行IC芯片的多次布线规划。
[0053]半导体非易失性存储器是金属氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field Effect Transistor, M0SFET)的一型，该 MOSFET 能储存电荷来改变其阈值电压。例如，储存在该半导体非易失性存储器的储存材质中的电子导致该MOSFET的阈值电压偏移至一较高阈值电压。自该储存材质移除所储存的电子或是注入电洞(hole)来中和该些储存的电子之后，该半导体非易失性存储器的阈值电压会向下偏移至一较低阈值电压。程序化程序用以提高一半导体非易失性存储器的阈值电压至一较高阈值电压状态；而抹除程序用以降低已程序化半导体非易失性存储器的阈值电压，从一高阈值电压状态降低至一低阈值电压状态。半导体非易失性存储器的程序化/抹除的方法，如热载子注入(Hot Carrier Injection, HCI)、傅勒-诺德翰(Fowler-Nordheim, FN)穿隧(tunneling)以及能带间(Band-to-Band，BTB)穿隧等，为本【技术领域】者所习知。因为在正常操作情形下，半导体非易失性存储器的储存材质所储存的电荷可保留至少长达10年的时间，所以在操作过程期间，该非易失性MOSFET的阈值电压保持只有些微的变化。在整个至少10年的操作期限(operational life)内，都能保持住该半导体非易失性存储器的“导通 / 切断(on/off) ”特征(characteristic)。
[0054]应用半导体非易失性存储器于IC芯片中的互连矩阵的另一方面，是现代IC芯片的核心(core)操作电压已被降低至大约是I伏(volt)。该核心操作电压通过半导体非易失性存储器元件可轻易地被传递，而无需施加太高的电压于其控制栅。此外，该些现代IC芯片的低核心操作电压恰巧与施加于该些非易失性存储器元件的漏极所需的低电压相符，不会因该漏极的热载子注入而干扰(disturb)该些元件的阈值电压，这是一种称为读取干扰(read disturbance)的现象,来自于施加高的漏极电压。
[0055]应用半导体非易失性存储器于IC芯片中的互连矩阵的另一方面，利用标准CMOS (Complementary Metal-Oxide Semiconductor)工艺的可缩放栅逻辑非易失性存储器(Scalable Gate Logic Non-Volatile Memory, SGLNVM)已被成功开发(美国专利申请号码13/399，753 (中国台湾对应专利案申请号码102104132)和13/454，871，上述专利的内容在此被整体引用作为本说明书内容的一部分)。该SGLNVM可容易地被并入于标准CMOS集成电路工艺，而不需增加工艺成本。由于该SGLNVM的非易失性“导通/切断”和MTP等的特性，该SGLNVM互连矩阵可提供一种非常方便和成本效益的方法来规划IC芯片中的电路布线。
[0056]请注意，除了上述实施例中的描述之外，熟悉本技艺人士可理解，非易失性存储器单元的类型及MOSFET选择切换器的类型可以有许多不同变化与差异，例如不同非易失性物质可构成不同类型的非易失性存储器单元，因此，本发明互连矩阵还可以利用不同类型的非易失性存储器单元及不同类型的MOSFET选择切换器来实施。
[0057]上述仅为本发明的较佳实施例而已，而并非用以限定本发明的申请专利范围；凡其他未脱离本发明所揭示的精神下所完成的等效改变或修饰，均应包含在权利要求内。
【权利要求】
1.一种多次可程序化互连矩阵，其特征在于，所述多次可程序化互连矩阵包含: 多个非易失性存储器单元，被配置为具有行与列的电路组态，各所述非易失性存储器单元具有一源极、一漏极、一浮动栅、一控制栅和一通道区，位于同一行的非易失性存储器单元的控制栅形成一相对应控制栅线，位于同一列的非易失性存储器单元的漏极形成一相对应位线，位于同一行的所述多个非易失性存储器单元被分为多个单元配对以致于各所述单元配对分享一共源极并连接至两条相邻位线，位于同一行中的所述多个非易失性存储器单元的所述共源极形成一相对应源极线，在每一程序化周期后，所述多个非易失性存储器单元被规划成多个抹除单元和多个被程序化单元； 多个第一切换器和多个第二切换器分别设在多条所述位线的第一端和第二端；以及 多个第三切换器和多个第四切换器分别设在多条所述源极线的第一端和第二端； 其中当将多条所述控制栅线被偏压时，所述多个抹除单元和所述多个被程序化单元的电传导状态取决于所述多个非易失性存储器单元的电传导型。
2.根据权利要求1所述的多次可程序化互连矩阵，其特征在于，回应一第一控制信号，所述多个第一切换器被规划以连接多条所述位线至多个第一外部汇流排线，其中回应一第二控制信号，所述多个第二切换器被规划以连接多条所述位线至多个第二外部汇流排线，其中回应一第三控制信号，所述多个第三切换器被规划以连接多条所述源极线至多个第三外部汇流排线，以及，其中回应一第四控制信号，所述多个第四切换器被规划以连接多条所述源极线至多个第四外部汇流排线。
3.根据权利要求2所述的多次可程序化互连矩阵，其特征在于，所述多个第一切换器、所述多个第二切换器、所述多个第三切换器和所述多个第四切换器为金属氧化物半导体场效应晶体管。
4.根据权利要求1所述的多次可程序化互连矩阵，其特征在于，当所述多个非易失性存储器单元是N型且以一第一栅电压偏压各所述控制栅线时，具一第一阈值电压的所述多个抹除单元为导通，而具一第二阈值电压的所述多个被程序化单元为切断，以及其中所述第一栅电压大于所述第一阈值电压且小于所述第二阈值电压。
5.根据权利要求4所述的多次可程序化互连矩阵，其特征在于，当一第二栅电压被施加至一被选择源极线的对应控制栅线时，所述被选择源极线与全部位线切断，其中所述第二栅电压低于所述第一阈值电压。
6.根据权利要求4所述的多次可程序化互连矩阵，其特征在于，当一被选择源极线及一被选择位线的对应非易失性存储器单元在一被程序化状态时，所述被选择源极线与所述被选择位线之间为断接状态。
7.根据权利要求1所述的多次可程序化互连矩阵，其特征在于，当所述多个非易失性存储器单元为P型且全部控制栅线和一井电极被偏压至一操作电压时，所述多个抹除单元为切断状态，而所述多个被程序化单元为导通状态。
8.根据权利要求7所述的多次可程序化互连矩阵，其特征在于，当一个大于所述操作电压的栅电压被施加至一被选择源极线对应的控制栅线时，所述被选择源极线与全部位线断接。
9.根据权利要求7所述的多次可程序化互连矩阵，其特征在于，当一被选择源极线及一被选择位线对应的非易失性存储器单元在一程序化状态时，所述被选择源极线连接至所述被选择位线。
10.一种规划一个多次可程序化互连矩阵的方法，其特征在于，所述多次可程序化互连矩阵包含被配置为具有行与列的电路组态的多个非易失性存储器单元、多个第一切换器、多个第二切换器、多个第三切换器和多个第四切换器，各所述非易失性存储器单元具有一源极、一漏极、一浮动栅、一控制栅和一通道区，位于同一行的非易失性存储器单元的控制栅形成一相对应控制栅线，位于同一列的非易失性存储器单元的漏极形成一相对应位线，位于同一行的所述多个非易失性存储器单元被分为多个单元配对以致于各所述单元配对分享一共源极并连接至两条相邻位线，位于同一行中的所述多个非易失性存储器单元的共源极形成一相对应源极线，所述多个第一切换器和所述多个第二切换器分别设在多条所述位线的第一端和第二端，所述多个第三切换器和所述多个第四切换器分别设在多条所述源极线的第一端和第二端，所述方法包含: 改变所述多个非易失性存储器单元的阈值电压至具一第一阈值电压的抹除状态； 在一程序化期间，将一行的多个第一非易失性存储器单元保持在具所述第一阈值电压的所述抹除状态，通过施加一操作电压至所述多个第一非易失性存储器单元的对应位线或是将所述相对应位线浮接来达成； 在所述程序化期间，将所述行的多个第二非易失性存储器单元程序化至具一第二阈值电压的被程序化状态，通过施加所述操作电压至一相对应源极线、施加一第一高电压至所述多个第二非易失性存储器单元的对应位线和施加一第二高电压至一相对应控制栅线来达成；以及 以逐行为基础，重复将一行的多个第一非易失性存储器单元保持在具所述第一阈值电压的所述抹除状态的步骤和将所述行的多个第二非易失性存储器单元程序化至具一第二阈值电压的被程序化状态的步骤，直到处理完所有的非易失性存储器单元为止； 其中所述第一高电压和所述第二高电压大于所述操作电压；以及 其中所述多个非易失性存储器单元为N型且所述第一阈值电压小于所述第二阈值电压。
11.根据权利要求10所述的方法，其特征在于，在重复将一行的多个第一非易失性存储器单元保持在具所述第一阈值电压的所述抹除状态的步骤和将所述行的多个第二非易失性存储器单元程序化至具一第二阈值电压的被程序化状态的步骤之后，所述的方法更包含: 通过回应一第一控制信号来导通所述多个第一切换器，以连接多条所述位线至多个第一外部汇流排线； 通过回应一第二控制信号来导通所述多个第二切换器，以连接多条所述位线至多个第二外部汇流排线； 通过回应一第三控制信号来导通所述多个第三切换器，以连接多条所述源极线至多个第三外部汇流排线；以及 通过回应一第四控制信号来导通所述多个第四切换器，以连接多条所述源极线至多个第四外部汇流排线。
12.根据权利要求10所述的方法，其特征在于，在改变所述多个非易失性存储器单元的阈值电压至具一第一阈值电压的抹除状态之后，但在将一行的多个第一非易失性存储器单元保持在具所述第一阈值电压的所述抹除状态的步骤和将所述行的多个第二非易失性存储器单元程序化至具一第二阈值电压的被程序化状态的步骤之前，所述方法更包含: 通过施加一个大于所述第一阈值电压的栅电压至全部所述控制栅线，以将所述源极线连接至所述位元线。
13.根据权利要求10所述的方法，其特征在于，在重复将一行的多个第一非易失性存储器单元保持在具所述第一阈值电压的所述抹除状态的步骤和将所述行的多个第二非易失性存储器单元程序化至具一第二阈值电压的被程序化状态的步骤之后，所述方法更包含: 通过施加一栅电压至全部所述控制栅线，以切断具所述第二阈值电压的所述多个第二非易失性存储器单元，以及导通具所述第一阈值电压的所述多个第一非易失性存储器单元; 其中所述栅电压大于所述第一阈值电压但小于所述第二阈值电压。
14.根据权利要求13所述的方法，其特征在于，…-+乂^^^^—以及其中^-代表所述第一阈值电压，Vths代表所述第二阈值电压，Vdd代表所述操作电压，以及Va代表该栅电压。
15.根据权利要求13所述的方法，其特征在于，所述方法的操作如同具有多个熔丝型元件的传统互连矩阵中的熔丝烧断操作。
16.根据权利要求10所述的方法，其特征在于，在重复将一行的多个第一非易失性存储器单元保持在具所述第一阈值电压的所述抹除状态的步骤和将所述行的多个第二非易失性存储器单元程序化至具一第二阈值电压的被程序化状态的步骤之后，所述方法更包含: 通过施加一栅电压至一被选择源极线的对应控制栅线来切断相对应非易失性存储器单元，以将所述被选择源极线自所述位线断接； 其中所述栅电压低于所述第一阈值电压。
17.一种规划一个多次可程序化互连矩阵的方法，其特征在于，所述多次可程序化互连矩阵包含被配置为具有行与列的电路组态的多个非易失性存储器单元、多个第一切换器、多个第二切换器、多个第三切换器和多个第四切换器，各所述非易失性存储器单元具有一源极、一漏极、一浮动栅、一控制栅和一通道区，位于同一行的非易失性存储器单元的控制栅形成一相对应控制栅线，位于同一列的非易失性存储器单元的漏极形成一相对应位线，位于同一行的所述多个非易失性存储器单元被分为多个单元配对以致于各所述单元配对分享一共源极并连接至两条相邻位线，位于同一行中的所述多个非易失性存储器单元的所述共源极形成一相对应源极线，所述多个第一切换器和所述多个第二切换器分别设在多条所述位线的第一端和第二端，所述多个第三切换器和所述多个第四切换器分别设在多条所述源极线的第一端和第二端，所述方法包含: 改变所述多个 非易失性存储器单元的阈值电压至具一第一阈值电压的抹除状态； 在一程序化期间，将一行的多个第一非易失性存储器单元保持在具所述第一阈值电压的所述抹除状态，通过将所述多个第一非易失性存储器单元的对应位线浮接或是施加一第一高电压至所述相对应位线来达成； 在所述程序化期间，将所述行的多个第二非易失性存储器单元程序化至具一第二阈值电压的被程序化状态，通过施加所述第一高电压至一井电极和一相对应源极线，以及施加一接地电压至所述多个第二非易失性存储器单元的对应位线来达成；以及 以逐行为基础，重复将一行的多个第一非易失性存储器单元保持在具所述第一阈值电压的所述抹除状态的步骤和将所述行的多个第二非易失性存储器单元程序化至具一第二阈值电压的被程序化状态的步骤，直到处理完所有的非易失性存储器单元为止； 其中上述规定非易失性存储器单元为P型且所述第一阈值电压小于所述第二阈值电压。
18.根据权利要求17所述的方法，其特征在于，在重复将一行的多个第一非易失性存储器单元保持在具所述第一阈值电压的所述抹除状态的步骤和将所述行的多个第二非易失性存储器单元程序化至具一第二阈值电压的被程序化状态的步骤之后，所述方法更包含: 通过回应一第一控制信号来导通所述多个第一切换器，以连接多条所述位线至多个第一外部汇流排线； 通过回应一第二控制信号来导通所述多个第二切换器，以连接多条所述位线至多个第二外部汇流排线； 通过回应一第三控制信号来导通所述多个第三切换器，以连接多条所述源极线至多个第三外部汇流排线；以及 通过回应一第四控制信号来导通所述多个第四切换器，以连接多条所述源极线至多个第四外部汇流排线。
19.根据权利要求17所述的方法，其特征在于，在改变所述多个非易失性存储器单元的阈值电压至具一第一阈值电压的抹除状态之后，但在将一行的多个第一非易失性存储器单元保持在具所述第一阈值电压的所述抹除状态的步骤和将所述行的多个第二非易失性存储器单元程序化至具一第二阈值电压的被程序化状态步骤之前，所述方法更包含: 通过施加一相同电压至所述井电极和全部控制所述线，以将所有源极线自所有位线断接。
20.根据权利要求17所述的方法，其特征在于，在重复步骤之后，所述方法更包含: 通过施加一操作电压至所述井电极和所有控制栅线，以切断具所述第一阈值电压的所述多个第一非易失性存储器单元，以及导通具所述第二阈值电压的所述多个第二非易失性存储器单元。
21.根据权利要求20所述的方法，其特征在于，所述方法的操作如同具有多个反熔丝型元件的传统互连矩阵中的熔丝连接操作。
22.根据权利要求17所述的方法，其特征在于，在重复将一行的多个第一非易失性存储器单元保持在具所述第一阈值电压的所述抹除状态的步骤和将所述行的多个第二非易失性存储器单元程序化至具一第二阈值电压的被程序化状态的步骤之后，所述方法更包含: 通过施加一第二高电压至一被选择源极线的对应控制栅线来切断对应的非易失性存储器单元，以将所述被选择源极线自所述位线断接； 其中所述第二高电压大于一操作电压。
23.根据权利要求17所述的方法，其特征在于，所述方法更包含:在所述程序化期间，通过浮接其余行的对应源极线，以将其余行的多个第三非易失性存储器单元保持在其原来状态。
【文档编号】G11C5/02GK103839583SQ201310589240
【公开日】2014年6月4日 申请日期:2013年11月20日 优先权日:2012年11月21日
【发明者】王立中 申请人:闪矽公司