移位暂存器及其控制方法
【专利摘要】本发明提供一种移位暂存器及其控制方法，该移位暂存器具有第一开关、上拉电路以及下拉电路。第一开关接收第一时钟脉冲信号。上拉电路用以开启第一开关，以提升移位暂存器的输出端的电位。上拉电路具有第二开关及第一控制电路，而第一控制电路耦接于第一系统电压端，以避免第一控制电路的两端的压差过大。下拉电路用以在第一开关关闭时下拉移位暂存器的输出端的电位，并另用以当移位暂存器的输出端的电位被提升时，控制耦接于暂存器的输出端及第二系统电压端之间的开关的控制端维持在低电位，以避免产生此开关的直流路径。通过本发明的移位暂存器，可避免功耗的浪费，而具有节能的功效。
【专利说明】移位暂存器及其控制方法
【技术领域】
[0001]本发明涉及一种移位暂存器及其控制方法，特别涉及一种低功耗的移位暂存器及其控制方法。
【背景技术】
[0002]一般而言，显示面板包含有多个像素、栅极驱动电路以及源极驱动电路。源极驱动电路是用以写入数据信号至被开启的像素。栅极驱动电路包含多级移位暂存器，用来提供多个栅极信号，以控制像素的开启与关闭。然而，现有技术中的移位暂存器因同时采用P型金属氧化物半导体场效应晶体管(PM0SFET)及N型金属氧化物半导体场效应晶体管(NMOSFET)，而使得晶体管数目过多，并造成布局面积过大，而不利于实现窄边框显示面板的设计。
【发明内容】
[0003]为克服现有技术的缺陷，本发明的一实施例提供一种移位暂存器。上述的移位暂存器包含第一输入端、第二输入端、第一开关、上拉电路以及下拉电路。第一开关的第一端接收第一时钟脉冲信号，第一开关的第二端耦接于移位暂存器的输出端，而第一开关的控制端耦接于第一节点。上拉电路包含第二开关及第一控制电路。第二开关的第一端耦接于第一系统电压端，而第二开关的控制端耦接于第一输入端。第一控制电路用以依据第一系统电压端的电位，控制第二开关的第二端与第一节点之间的电性连接。下拉电路包含第三开关、第二控制电路、第三控制电路、第四开关、第五开关、第六开关及第七开关。第三开关的第一端耦接于第一节点，第三开关的第二端耦接于移位暂存器的输出端，而第三开关的控制端耦接于第二节点。第二控制电路用以依据第一时钟脉冲信号，控制第一系统电压端与第三节点之间的电性连接，并依据第二时钟脉冲信号，控制第一系统电压端与第四节点之间的电性连接。第三控制电路用以依据第一输入端的电位，控制第二系统电压端与第二节点之间的电性连接以及第二系统电压端与第三节点之间的电性连接。第四开关的第一端耦接于第四节点，第四开关的第二端耦接于第二节点，而第四开关的控制端耦接于第三节点。第五开关的第一端耦接于第四节点，第五开关的第二端耦接于第二系统电压端，而第五开关的控制端耦接于输出端。第六开关的第一端耦接于输出端，第六开关的第二端耦接于第二系统电压端，而第六开关的控制端耦接于第二节点。第七开关的第一端耦接于移位暂存器的输出端，第七开关的第二端耦接于第二系统电压端，而第七开关的控制端耦接于第二输入端。
[0004]本发明的一实施例提供一种控制方法，用以上述的移位暂存器。上述的控制方法包含当第一时钟脉冲信号为高电位时，使第二时钟脉冲信号为低电位；以及当第二时钟脉冲信号为高电位时，使第一时钟脉冲信号为低电位。
[0005]通过本发明实施例的移位暂存器，可避免功耗的浪费，而具有节能的功效。再者，本发明实施例的移位暂存器的各开关可都采用同一类型的晶体管(如NMOSFET)，故可以使用较少的光掩模制造本发明实施例的移位暂存器，而使移位暂存器的制造工艺得以简化。此外，由于移位暂存器采用精简的设计，而具有较少的晶体管数目，故可降低制造成本，并适合用于窄边框的面板设计。
【专利附图】
【附图说明】
[0006]图1为本发明一实施例的移位暂存器的电路图。
[0007]图2为图1移位暂存器的时序图。
[0008]图3为本发明另一实施例的移位暂存器的电路图。
[0009]图4为图3移位暂存器的时序图。
[0010]图5为本发明再一实施例的移位暂存器的电路图。
[0011]图6为图5移位暂存器的时序图。
[0012]图7为本发明移位暂存器的第一控制电路的另一电路图。
[0013]其中，附图标记说明如下:
[0014]100,300,500 移位暂存器
[0015]110、510上拉电路
[0016]120、320、520 下拉电路
[0017]150双向选择电路
[0018]512,712第一控制电路
[0019]520下拉电路`
[0020]530第二控制电路
[0021]540第三控制电路
[0022]A至E节点
[0023]D2U第二选择信号
[0024]INl第一输入端
[0025]IN2第二输入端
[0026]Ql 至 Q16开关
[0027]SRn输出端
[0028]SRn_i前一级移位暂存器的输出端
[0029]SRn+1下一级移位暂存器的输出端
[0030]Ta至TinT1至T7 时间点
[0031]U2D第一选择信号
[0032]VDD第一系统电压端
[0033]VSS第二系统电压端
[0034]XCK第一时钟脉冲信号
【具体实施方式】
[0035]请参考图1及图2，图1为本发明一实施例的移位暂存器100的电路图，
[0036]而图2为图1移位暂存器100的时序图。移位暂存器100可用于显示面板的栅极驱动器，而栅极驱动电路可包含多级的移位暂存器100，用来提供多个栅极信号以控制显示面板的像素的开启与关闭。移位暂存器100具有开关Q1、上拉电路110、下拉电路120及双向选择电路150。上拉电路110用以依据第一输入端INl的电位,控制开关Ql的开启和关闭，进而将移位暂存器100的输出端SRn的电位由低电位上拉至高电位。下拉电路120则用以当开关Ql关闭时，将移位暂存器100的输出端SRn的电位由高电位下拉至低电位。
[0037]双向选择电路150则用以依据第一选择信号U2D及第二选择信号D2U，将前一级移位暂存器的输出端SIV1及下一级移位暂存器的输出端SRN+1选择性地耦接至移位暂存器100的第一输入端INl及第二输入端IN2。其中，当第一选择信号U2D为第一电位(例如:高电位)且第二选择信号D2U为第二电位(例如:低电位)时，双向选择电路150将输出端SRn^1耦接至第一输入端IN1，并将输出端SRn+1耦接至第二输入端IN2。当第一选择信号U2D为第二电位且第二选择信号D2U为第一电位时,双向选择电路150将输出端SRim f禹接至第二输入端IN2，并将输出端SRn+1耦接至第一输入端INl。
[0038]在本发明一实施例中，双向选择电路150可包含开关Q13至Q16，其中开关Q13用以控制前一级移位暂存器的输出端SIV1与第二输入端IN2之间的电性连接，开关Q 14用以控制前一级移位暂存器的输出端SRim与第一输入端INl之间的电性连接,开关Q15用以控制下一级移位暂存器的输出端SRn+1与第一输入端INl之间的电性连接，而开关Q16用以控制下一级移位暂存器的输出端SRn+1与第二输入端IN2之间的电性连接。开关Q13和Q15受控于第二选择信号D2U，而开关Q14和Q16受控于第一选择信号U2D。当开关Q13及开关Q15开启时，开关Q14及开关Q16关闭；当开关Q14及开关Q16开启时，开关Q13及开关Q15关闭。
[0039]然而须了解地，双向选择电路150并非是移位暂存器100的必要元件，亦即移位暂存器100可在没有双向选择电路150的情况下操作。例如:在本发明一实施例中，输出端SRn^1直接地耦接至第一输入端INl，而输出端SRn+1直接地耦接至第二输入端IN2。在本发明另一实施例中，输出端SIV1直接地耦接至第二输入端IN2，而输出端SRn+1直接地耦接至第一输入端INl。
[0040]图2即绘示了当第`一输入端INl耦接至输出端SRp1，而第二输入端IN2耦接至输出端SRn+1时，输出端SIV1、SRn及SRn+1的电位、第一时钟脉冲信号XCK与第二时钟脉冲信号CK的波形与时序。假设移位暂存器100的开关Ql的第一端接收第一时钟脉冲信号XCK，而前一级与下一级移位暂存器的开关Ql的第一端接收第二时钟脉冲信号CK，则在时间点Ta至Tb期间，因第一输入端INl的电位为高电位且第二输入端IN2的电位为低电位，故移位暂存器100中的开关02、08、011及以2会被开启，且开关07会被关闭。因此，节点A会因开关Q2和Q8的开启而处于高电位，而节点B会因开关Q12的开启而耦接于第二系统电压端VSS并处于低电位。此外，开关Ql因节点A处于高电位而被开启，开关Q6及Q3因节点B处于低电位而被关闭，而开关Q9和QlO因其控制端接耦接于第一系统电压端VDD而被开启。当开关Q9和Qll都被开启时，因移位暂存器100的开关Q9的宽长比(width-to-lengthratio)远小于开关Qll的宽长比，而使得开启时的开关Q9的等效电阻值远大于开启时的开关Qll的等效电阻值，进而使节点C处于低电位，故开关Q4会因节点C处于低电位而被关闭。此外，因开关Ql被开启，开关Q3、Q6及Q7被关闭，且第一时钟脉冲信号XCK处于低电位，故输出端SRn的电位在时间点Ta至Tb期间会处于低电位。
[0041]在时间点Tb至T。期间，因第一输入端皿和第二输入端IN2的电位皆为低电位，故开关Q2、Q8、Q7、Q11及Q12会被关闭。此外，由于开关Ql的寄生电容的偶合(coupling)效应，当第一时钟脉冲信号XCK从低电位被提升至高电位时，节点A会从高电位被提升至更高的电位。再者，因节点A处于更高的电位，而使开关Ql被开启，因而使得输出端SRn的电位在时间点Tb会被上拉至高电位，进而使得开关Q5被开启。此外，因开关Q9和QlO会被开启，而开关Qll被关闭，而使得节点C处于高电位，并使开关Q4被开启。因为此时开关Q5和QlO皆被开启，所以此时节点D的电位会由开关QlO和Q5的阻值来分压决定。因为开关Q5的宽长比远大于开关QlO的宽长比，而使得开启时的开关Q5的等效电阻值远小于开启时的开关QlO的等效电阻值，因此节点D的电位会近似于低电位。又因为开关Q4为开启，所以节点B的电位会近似于节点D的电位，即为低电位。开关Q3和Q6因节点B处于低电位而被关闭。因此输出端SRn的电位在时间点Tb至Tc期间会维持在高电位。
[0042]在时间点T。开始瞬间，因节点A的电位仍维持在上一个阶段的状态，即高电位的状态，因此开关Ql也仍保持在开启状态。此时第一时钟脉冲信号XCK由低电位转变为高电位，使得输出端SRn亦由高电位转变为低电位,且开关Q5因为输出端SRn处于低电位而被关闭。接着，在时间点Tc至Td期间，第一输入端INl的电位为低电位且第二输入端IN2的电位为高电位，故开关Q2、Q8、Q11及Q12会被关闭，而开关Q7会被开启。因开关Q9和QlO会被开启，且开关Qll被关闭，而使得节点C处于高电位，并使开关Q4被开启。节点B则因开关QlO及Q4的开启而处于高电位，且开关Q3和Q6因节点B处于高电位而被开启。由于开关Q3、Q6和Q7被开启，会使得节点A的电位由高电位转变为低电位，因此开关Ql会被关闭。此时由于开关Q6、Q7为开启状态且第二系统电压端VSS为低电位，而使输出端SRn的电位在时间点T。至Td期间仍然保持在低电位，且开关Q5仍然保持在关闭状态。总的来说，在时间点Tc至Td期间，开关Ql —开始保持在上一阶段的开启状态，而输出端SRn的电位因为第一时钟脉冲信号XCK由高电位转变为低电位而被下拉至低电位，之后节点A的电位由高电位转变为低电位，导致开关Ql被关闭，开关Ql关闭后，输出端SRn的电位则由第二系统电压端VSS来使其保持在低电位直到下一个图框周期(Frame period)。
[0043]由于移位暂存器100的各开关Ql至Q16可都采用N型金属氧化物半导体场效应晶体管(NMOSFET)，故可使用较现有技术少两个的光掩模来制造移位暂存器100，而简化移位暂存器100的制造工艺。详言的，现有技术中的移位暂存器因同时采用PM0SFET及NMOSFET，故其所使用的光掩模数会较本发明的实施例单独使用NMOSFET的移位暂存器100多两个。
[0044]然而，尽管如此，移位暂存器100的设计还不够完善。举例来说，在时间点Ta至Tb期间，因开关Q9和Qll被开启，故会产生由第一系统电压端VDD而经过开关Q9及Qll而至第二系统电压端VSS的直流电源路径(direct current path)。此外,在时间点Tb至Tc期间，因开关QlO和Q5被开启，故会产生由第一系统电压端VDD而经过开关QlO及Q5而至第二系统电压端VSS的直流电源路径。由于移位暂存器100会产生上述的直流电源路径，而造成移位暂存器100多余的功耗浪费。再者，第一时钟脉冲信号XCK与第二时钟脉冲信号CK必须如图2所示为非重叠(non-overlap)的信号，亦即第一时钟脉冲信号XCK的上升边缘(rising edge)在时序上必须与第二时钟脉冲信号CK的下降边缘(falling edge)对齐，且第一时钟脉冲信号XCK的下降边缘在时序上必须与第二时钟脉冲信号CK的上升边缘对齐。倘若第一时钟脉冲信号XCK与第二时钟脉冲信号CK不是非重叠的信号，则第一时钟脉冲信号XCK与第二时钟脉冲信号CK可能会同时为低电位。当第一时钟脉冲信号XCK与第二时钟脉冲信号CK同时为低电位，且输出端SIV1及输出端SRn+1都为低电位时，因开关QlO和Q4被开启而使节点B处于高电位，而开关Q6和Q3因节点B处于高电位而被开启。然而因第一时钟脉冲信号XCK为低电位,而使得节点A的电位在输出端SRn尚未被上拉至高电位之前就被下拉至低电位，而造成移位暂存器100作动错误。此外，如上所述，在时间点Tb至Tc期间，当第一时钟脉冲信号XCK从低电位被提升至高电位时，节点A会从高电位被提升至更高的电位。假设第一系统电压端VDD所提供第一系统电压为VGH，而第二系统电压端VSS所提供第二系统电压为VGL，且开关Q2和Q8的临界电压为Vtn，其中VGH高于VGL，且VGL为负电位。如此，移位暂存器100的输出端SRn的最高电位和最低电位则会分别为VGH和VGL,且节点A在时间点Tb至Tc期间的电位会被提升至(2VGH-VGL-2Vtn)，而使得开关Q8的两端会承受极大的(2VGH-2VGL-2Vtn)的压差。若以开关Q8是NMOSFET为例，则表示开关Q8的漏极至源极的压差会过大。
[0045]请参考图3及图4，图3为本发明一实施例的移位暂存器300的电路图，而图4为图3移位暂存器300的时序图。移位暂存器300可用于显示面板的栅极驱动器，而栅极驱动电路可包含多级的移位暂存器300，用来提供多个栅极信号以控制显示面板的像素的开启与关闭。移位暂存器300具有开关Ql、上拉电路110、下拉电路320及双向选择电路150。上拉电路110用以依据第一输入端INl的电位，控制开关Ql的开启和关闭，进而将移位暂存器300的输出端SRn的电位由低电位上拉至高电位。下拉电路320则用以当开关Ql关闭时，将移位暂存器300的输出端SRn的电位由高电位下拉至低电位。至于选择电路150的用途则可参考上述说明，在此即不再赘述。
[0046]假设第一输入端INl I禹接至输出端SRn_1;而第二输入端IN21禹接至输出端SRN+1,则输出端SR,+ SRn及SRn+1的电位、第一时钟脉冲信号XCK与第二时钟脉冲信号CK的波形与时序即如图4所示。请同时参照图3及图4。在时间点T1至T2期间，因输出端SIV1与第一输入端INl的电位为高电位，且输出端SRN + 1与第二输入端IN2的电位为低电位，故移位暂存器300中的开关Q2、Q8、Q11及Q12会被开启，且开关Q7会被关闭。因此，节点A会因开关Q2和Q8的开启而处于高电位，而节点B会因开关Q12的开启而耦接于第二系统电压端VSS并处于低电位。此外，开关Ql因节点A处于高电位而被开启，而开关Q6及Q3因节点B处于低电位而被关闭。开关Q9因第一时钟脉冲信号XCK处于低电位而被关闭，而开关Q5因第二时钟脉冲信号CK处于高电位而被开启。此外，因开关Qll开启而开关Q9关闭，故节点C会处于低电位，而开关Q4因节点C处于低电位而被关闭。此外，因开关Ql被开启，开关Q3、Q6及Q7被关闭，且第一时钟脉冲信号XCK处于低电位,故输出端SRn的电位在时间点Tl至T2期间会处于低电位。
[0047]在时间点T2至T3期间，因输出端SRp1、输出端SRn+ 1、第一输入端皿与第二输入端IN2的电位都为低电位，故移位暂存器300中的开关02、08、011、012及07会被关闭。开关Q9因第一时钟脉冲信号XCK处于低电位而被关闭，而开关Q5因第二时钟脉冲信号CK处于低电位也被关闭。如此，节点B和C皆因处于浮接状态而维持在低电位。因节点B和C处于低电位，故开关Q3、Q4及Q6会被关闭。此外，因开关Q3及Q8被关闭，而使节点A维持在高电位，而开关Ql因节点A维持在高电位而被开启。因第一时钟脉冲信号XCK处于低电位，故输出端SRn的电位在时间点T2至T3期间仍处于低电位。
[0048]在时间点T3至T4期间，因输出端SRp1、输出端SRn+ 1、第一输入端皿与第二输入端IN2的电位都为低电位，故移位暂存器300中的开关02、08、011、012及07会被关闭。开关Q9因第一时钟脉冲信号XCK处于高电位而被开启，而开关Q5因第二时钟脉冲信号CK处于低电位而被关闭。再者，因开关Q9开启，而开关Qll关闭，故节点C会处于高电位，且开关Q4因节点C处于高电位而被开启。由于开关Q5和Q12皆关闭，故节点B因处于浮接状态而维持在低电位，并使开关Q3和Q6因节点B维持在低电位而被关闭。因开关Q8和Q3关闭，且第一时钟脉冲信号XCK从低电位被提升至高电位，故节点A会因开关Ql的寄生电容的偶合效应从高电位被提升至更高的电位。开关Ql则因节点A处于更高的电位而维持在被开启的状态。由于开关Ql被开启，开关Q3、Q6及Q7被关闭，且第一时钟脉冲信号XCK在时间点T3从低电位被提升至高电位，故输出端SRn的电位在时间点T3会被上拉至高电位。
[0049]在时间点T4至T5期间，因输出端SIV1、输出端SRN +1、第一输入端INl与第二输入端IN2的电位都为低电位，故移位暂存器300中的开关02、08、011、012及07会被关闭。开关Q9因第一时钟脉冲信号XCK处于低电位而被关闭，而开关Q5因第二时钟脉冲信号CK处于低电位也被关闭。如此，节点B和C皆因处于浮接状态而分别维持在低电位及高电位。因节点B处于低电位，故开关Q3及Q6会被关闭。另外，开关Q4因节点C处于高电位而被开启。此外，因开关Q3及Q8被关闭，而使节点A维持在高电位，而开关Ql因节点A维持在高电位而被开启。因第一时钟脉冲信号XCK在时间点T4从高电位被下拉至低电位,故输出端SRn的电位在时间点T4会被下拉至低电位。
[0050]在时间点T5至T6期间，因输出端SRp1与第一输入端皿的电位为低电位，且输出端SRN+i与第二输入端IN2的电位为高电位，故移位暂存器300中的开关Q2、Q8、Q11及Q12会被关闭，且开关Q7会被开启。开关Q9因第一时钟脉冲信号XCK处于低电位而被关闭，而开关Q5因第二时钟脉冲信号CK处于高电位而被开启。此外，因开关Q9及Qll被关闭，故节点C会因处于浮接状态而维持在高电位，而开关Q4因节点C处于高电位而被开启。由于开关Q4和Q5被开启，且第二时钟脉冲信号CK处于高电位,故节点B会处于高电位。由于节点B处于高电位，故开关Q3及Q6会被开启。因开关Q3、Q6及Q7的开启，且第一时钟脉冲信号XCK为低电位，故节点A与输出端SRn的电位在时间点T5至T6期间会因耦接于第二系统电压端VSS而为低电位。
[0051]在时间点T6至T7期间，因输出端SRp1、输出端SRN + 1、第一输入端皿与第二输入端IN2的电位都为低电位，故移位暂存器300中的开关02、08、011、012及07会被关闭。开关Q9因第一时钟脉冲信号XCK处于低电位而被关闭，而开关Q5因第二时钟脉冲信号CK处于低电位也被关闭。如此，节点B和C皆因处于浮接状态而都维持在高电位。因节点B和C都处于高电位，故开关Q3、Q4及Q6会被开启。此外，因开关Q3及Q6被开启，而使节点A与输出端SRn的电位在时间点T6至T7期间维持在低电位。
[0052]由于移位暂存器300的各开关Ql至Q9及Qll至Q16可都采用NM0SFET，故可使用较现有技术少两个的光掩模来制造移位暂存器300，而简化移位暂存器300的制造工艺。换言的，现有技术中的移位暂存器因同时采用PM0SFET及NMOSFET，故其所使用的光掩模数会较本发明的实施例单独使用NMOSFET的移位暂存器300多两个。
[0053]然而，尽管如此，移位暂存器300的设计也还不够完善。举例来说，如上所述，在时间点T3至T4期间，由于开关Q5和Q12接关闭，故节点B因处于浮接状态而维持在低电位。然而，因节点B是处于浮接状态，故开关Q6会因此而无法完全地关闭，并使些微的电流会流经开关Q6，而造成移位暂存器300多余的功耗浪费。此外，如上所述，在时间点!^至!^期间，因开关Q8和Q3关闭，且第一时钟脉冲信号XCK从低电位被提升至高电位，故节点A会因开关Ql的寄生电容的偶合效应从高电位被提升至更高的电位。假设第一系统电压端VDD所提供第一系统电压为VGH，而第二系统电压端VSS所提供第二系统电压为VGL，且开关Q2和Q8的临界电压为Vtn，其中VGH高于VGL，且VGL为负电位。如此，移位暂存器300的输出端SRn的最高电位和最低电位则会分别为VGH和VGL，且节点A在时间点T3至T4期间的电位会被提升至(2VGH-VGL-2Vtn)，而使得开关Q8的两端还是会承受极大的(2VGH-2VGL_2Vtn)的压差。若以开关Q8是NMOSFET为例，则表示开关Q8的漏极至源极的压差会过大。
[0054]请参考图5，图5为本发明再一实施例的移位暂存器500的电路图。移位暂存器500包含第一输入端IN1、第二输入端IN2、开关Q1、上拉电路510以及下拉电路520。上拉电路510用以依据第一输入端INl的电位，控制开关Ql的开启和关闭，进而将移位暂存器500的输出端SRn的电位由低电位上拉至高电位。下拉电路520则用以当开关Ql关闭时，将移位暂存器500的输出端SRn的电位由高电位下拉至低电位。至于移位暂存器500的选择电路150的用途则可参考上述说明，在此即不再赘述。
[0055]开关Ql的第一端接收第一时钟脉冲信号XCK，开关Ql的第二端耦接于移位暂存器500的输出端SRn，而开关Ql的控制端耦接于节点A。上拉电路510包含开关Q2及第一控制电路512。开关Q2的第一端耦接于第一系统电压端VDD，而开关Q2的控制端耦接于第一输入端INl。第一控制电路512用以依据第一系统电压端VDD的电位,控制开关Q2的第二端与节点A之间的电性连接。下拉电路520包含开关Q3至Q7、第二控制电路530及第三控制电路540。开关Q3的第一端耦接于节点A，开关Q3的第二端耦接于移位暂存器500的输出端SRn，而开关Q3的控制端耦接于节点B。开关Q4的第一端耦接于节点D，开关Q4的第二端耦接于节点B，而开关Q4的控制端耦接于节点C。开关Q5的第一端耦接于节点D，开关Q5的第二端耦接于第二系统电压端VSS，而开关Q5的控制端耦接于输出端SRn。开关Q6的第一端稱接于输出端SRn,开关Q6的第二端稱接于第二系统电压端VSS,而开关Q6的控制端耦接于节点B。开关Q7的第一端耦接于移位暂存器500的输出端SRn，开关Q7的第二端耦接于第二系统电压端VSS,而开关Q7的控制端稱接于第二输入端IN2。
[0056]控制电路530用以依据第一时钟脉冲信号XCK，控制第一系统电压端VDD与节点C之间的电性连接，并依据第二时钟脉冲信号CK，控制第一系统电压端VDD与节点D之间的电性连接。其中，当第一时钟脉冲信号XCK为第一电位(如:高电位)时，第二时钟脉冲信号CK会为第二电位(如:低电位)，而控制电路530会建立第一系统电压端VDD与节点C之间的电性连接，并中断第一系统电压端VDD与节点D之间的电性连接。当第二时钟脉冲信号CK为第一电位时,第一时钟脉冲信号XCK会为第二电位,而控制电路530会建立第一系统电压端VDD与节点D之间的电性连接，并中断第一系统电压端VDD与节点C之间的电性连接。在本发明一实施例中，控制电路530可包含开关Q9和Q10，其中开关Q9的第一端耦接于第一系统电压端VDD，开关Q9的第二端耦接于节点C，而开关Q9的控制端接收第一时钟脉冲信号XCK。开关QlO的第一端耦接于第一系统电压端VDD，开关QlO的第二端耦接于节点D，而开关QlO的控制端接收第二时钟脉冲信号CK。开关Q9依据第一时钟脉冲信号XCK作动，而开关QlO依据第二时钟脉冲信号XCK作动。
[0057]第三控制电路540用以依据第一输入端INl的电位,控制第二系统电压端VSS与节点B之间的电性连接以及第二系统电压端VSS与节点C之间的电性连接。当第一输入端INl为第一电位(如:高电位)时，第三控制电路540会建立第二系统电压端VSS与节点B之间的电性连接以及第二系统电压端VSS与节点C之间的电性连接；当第一输入端INl为第二电位(如:低电位)时，第三控制电路540会中断第二系统电压端VSS与节点B之间的电性连接以及第二系统电压端VSS与节点C之间的电性连接。在本发明一实施例中，第三控制电路540可包含开关Qll和Q12，其中开关Qll的第一端耦接于节点C，开关Qll的第二端耦接于第二系统电压端VSS，而开关Qll的控制端耦接于第一输入端IN1。开关Q12的第一端耦接于第二节点B，开关Q12的第二端耦接于第二系统电压端VSS，而开关Q12的控制端稱接于第一输入端INl。
[0058]假设移位暂存器500的第一输入端INl耦接至前一级移位暂存器的输出端SRN_1;而移位暂存器500的第二输入端IN2耦接至下一级移位暂存器的输出端SRN+1，则输出端SRn^1 > SRn& SRn+1的电位、第一时钟脉冲信号XCK与第二时钟脉冲信号CK的波形与时序即如图6所示。请同时参照图5及图6。在时间点T1至T2期间，因输出端SIV1与第一输入端INl的电位为高电位，且输出端SRN + 1与第二输入端IN2的电位为低电位，故移位暂存器500中的开关Q2、Qll及Q12会被开启，且开关Q7会被关闭。此外，开关Q8会因第一系统电压端VDD为高电位而持续被开启。因此，节点A会因开关Q2和Q8的开启而处于高电位，而节点B会因开关Q12的开启而耦接于第二系统电压端VSS并处于低电位。故开关Q6及Q3会因节点B处于低电位而被关闭。再者，开关Q9因第一时钟脉冲信号XCK处于低电位而被关闭，开关QlO因第二时钟脉冲信号CK处于高电位而被开启。节点C则因开关Q9被关闭且开关Qll被开启而耦接于第二系统电压端VSS并处于低电位。故开关Q4会因节点C处于低电位而被关闭。因开关Ql被开启，开关Q3、Q6及Q7被关闭，且第一时钟脉冲信号XCK处于低电位，故输出端SRn的电位在时间点Tl至T2期间会处于低电位，而开关Q5因输出端SRn处于低电位而被关闭。
[0059]在时间点T2至T3期间 ，因输出端SRp1、输出端SRn+ 1、第一输入端皿与第二输入端IN2的电位都为低电位，故移位暂存器500中的开关02、011、012及07都会被关闭。开关Q9因第一时钟脉冲信号XCK处于低电位而被关闭。如此，节点C因处于浮接状态而维持在低电位，而开关Q4因节点C维持在低电位而被关闭。此外，因开关Q4及Q12被关闭，而使节点B因处于浮接状态也维持在低电位。因节点B和C处于低电位，故开关Q3及Q6会被关闭。此外，因开关Q2及Q3被关闭，而使节点A维持在高电位。开关Ql则因节点A维持在高电位而被开启。在时间点T2至T3期间，由于第一时钟脉冲信号XCK处于低电位,故输出端SRn的电位仍维持在低电位。此外,开关QlO因第二时钟脉冲信号CK处于低电位也被关闭，而开关Q5因输出端SRn处于低电位而被关闭。
[0060]在时间点T3至T4期间，因输出端SRp1、输出端SRn+ 1、第一输入端皿与第二输入端IN2的电位都为低电位，故移位暂存器500中的开关02、011、012及07会被关闭。开关Q9因第一时钟脉冲信号XCK处于高电位而被开启，而开关QlO因第二时钟脉冲信号CK处于低电位而被关闭。再者，因开关Q9开启，而开关Qll关闭，故节点C会处于高电位，且开关Q4因节点C处于高电位而被开启。此外，开关Q5因输出端SRn处于高电位而被开启。当开关Q4及Q5都被开启时，第二系统电压端VSS即通过开关Q5耦接于节点D，并通过开关Q5及Q4而耦接于节点B，而使节点B及D处于低电位。因此，开关Q3和Q6会因节点B处于低电位而被关闭。由于开关Ql被开启，开关Q3、Q6及Q7被关闭，且第一时钟脉冲信号XCK在时间点T3从低电位被提升至高电位，故输出端SRn的电位在时间点T3会被上拉至高电位。[0061]此外，因开关Q8的控制端耦接于第一系统电压端VDD，故当第一时钟脉冲信号XCK在时间点T3从低电位被提升至高电位时，耦接于开关Q8及Q2之间的节点E的电位会等于第一系统电压端VDD的电位。假设第一系统电压端VDD所提供第一系统电压为VGH,而第二系统电压端VSS所提供第二系统电压为VGL，且开关Q2和Q8的临界电压为Vtn，其中VGH高于VGL，且VGL为负电位。如此，移位暂存器500的输出端SRn的最高电位和最低电位会分别为VGH和VGL。虽然节点A在时间点T3至T4期间的电位仍会被提升至(2VGH-VGL-2Vtn)，但因节点E的电位会等于VGH，故移位暂存器500的开关Q8的两端的压差会等于(VGH-VGL-2Vtn)，而小于移位暂存器100及300的开关Q8的两端的压差(2VGH-VGL-2Vtn)。因此，移位暂存器500的开关Q8在操作上相对地安全和稳定。另外，节点B在时间点T3至T4期间因被开启的开关Q5及Q4而耦接于第二系统电压端VSS，故节点B不会处于浮接的状态，而使得开关Q6可更有效地被关闭，故移位暂存器500的功耗会较移位暂存器300的功耗低。
[0062]请再参考图5及图6。在时间点T4至T5期间，因输出端SIV1、输出端SRN +1、第一输入端INl与第二输入端IN2的电位都为低电位，故移位暂存器500中的开关Q2、Q11、Q12及Q7会被关闭。开关Q9因第一时钟脉冲信号XCK处于低电位而被关闭，而开关QlO因第二时钟脉冲信号CK处于低电位也被关闭。此时，节点B和D因处于浮接状态而维持在低电位，而节点C因处于浮接状态而维持在高电位。因节点B处于低电位，故开关Q3及Q6会被关闭。另外，开关Q4因节点C处于高电位而被开启。此外，因开关Q3及Q2被关闭，而使节点A维持在高电位，而开关Ql因节点A维持在高电位而被开启。因第一时钟脉冲信号XCK在时间点T4从高电位被下拉至低电位,故输出端SRn的电位在时间点T4会被下拉至低电位。
[0063]在时间点T5至T6期间，因输出端SRp1与第一输入端皿的电位为低电位，且输出端SRn+ 1与第二输入端IN2的电位为高电位，故移位暂存器500中的开关Q2、Q11及Q12会被关闭，且开关Q7会被开启。开关Q9因第一时钟脉冲信号XCK处于低电位而被关闭，而开关QlO因第二时钟脉冲信号CK处于高电位而被开启。此外，因开关Q9及Qll被关闭，故节点C会因处于浮接状态而维持在高电位，而开关Q4因节点C处于高电位而被开启。由于开关Q4和QlO被开启，故节点B会因耦接于第一系统电压端VDD而处于高电位。由于节点B处于高电位，故开关Q3及Q6会被开启。因开关Q3、Q6及Q7的开启，且第一时钟脉冲信号XCK为低电位，故节点A与输出端SRn的电位在时间点T5至T6期间会因耦接于第二系统电压端VSS而为低电位。
[0064]在时间点T6至T7期间，因输出端SRp1、输出端SRn+ 1、第一输入端皿与第二输入端IN2的电位都为低电位，故移位暂存器500中的开关02、011、012及07会被关闭。开关Q9因第一时钟脉冲信号XCK处于低电位而被关闭，而开关QlO因第二时钟脉冲信号CK处于低电位也被关闭。如此，节点B、C和D皆因处于浮接状态而都维持在高电位。因节点B和C都处于高电位，故开关Q3、Q4及Q6会被开启。此外，因开关Q3及Q6被开启，而使节点A与输出端SRn的电位在时间点T6至T7期间维持在低电位。
[0065]上述实施例中的第一控制电路512包含有一个开关Q8，但本发明并不以此为限。例如，图5中的移位暂存器500的第一控制电路512可由图7的第一控制电路712所取代，而第一控制电路712具有多个开关Q8。每一开关Q8的控制端稱接于第一系统电压端VDD。这些开关Q8中的第一个开关Q8的第一端耦接于第二开关Q2的第二端(即节点E)，而这些开关Q8中的最后一个开关Q8的第二端耦接于节点A。通过第一控制电路712的多个开关Q8，可更进一步地确保移位暂存器500的安全性及稳定性。
[0066]此外,如图6所不,第一时钟脉冲信号XCK为高电位的时段与第二时钟脉冲信号CK为高电位的时段互不重叠。再者，虽然在图6所示的实施例中，第一时钟脉冲信号XCK与第二时钟脉冲信号CK可同时为低电位,但移位暂存器500所适用的第一时钟脉冲信号XCK与第二时钟脉冲信号CK并不以此为限。举例来说，在本发明另一实施例中，移位暂存器500的第一时钟脉冲信号XCK的上升边缘(rising edge)在时序上可与第二时钟脉冲信号CK的下降边缘(falling edge)对齐，而第一时钟脉冲信号XCK的下降边缘在时序上可与第二时钟脉冲信号CK的上升边缘对齐。
[0067]由于移位暂存器500的各开关Ql至Q16可都采用NM0SFET，故可使用较现有技术少两个的光掩模来制造移位暂存器500，而简化移位暂存器500的制造工艺。换言的，现有技术中的移位暂存器因同时采用PM0SFET及NM0SFET，故其所使用的光掩模数会较本发明的实施例单独使用NMOSFET的移位暂存器500多两个。此外，如上所述，在时间点T3至T4期间，移位暂存器500的开关Q8的两端的压差会等于(VGH-VGL-2Vtn)，而使移位暂存器500的开关Q8在操作上相对地安全和稳定。再者，因节点B在时间点T3至T4期间不会处于浮接的状态，而使得开关Q6可更有效地被关闭，故移位暂存器500的功耗会较移位暂存器300的功耗低。
[0068]综上所述，通过本发明实施例的移位暂存器，可避免功耗的浪费，而具有节能的功效。再者，本发明实施例的移位暂存器的各开关可都采用同一类型的晶体管(如NMOSFET)，故可以使用较少的光掩模制造本发明实施例的移位暂存器，而使移位暂存器的制造工艺得以简化。此外，由于移位暂存器采用精简的设计，而具有较少的晶体管数目，故可降低制造成本，并适合用于窄边框的面板设计。
[0069]以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。
【权利要求】
1.一种移位暂存器，包含: 一第一输入端； 一第二输入端； 一第一开关，具有一第一端、一第二端及一控制端，该第一端接收一第一时钟脉冲信号，该第二端耦接于该移位暂存器的一输出端，而该控制端耦接于一第一节点； 一上拉电路，包含: 一第二开关，具有一第一端、一第二端及一控制端，该第二开关的该第一端稱接于一第一系统电压端，而该第二开关的该控制端耦接于该第一输入端；以及 一第一控制电路，用以依据该第一系统电压端的电位，控制该第二开关的该第二端与该第一节点之间的电性连接；以及一下拉电路，包含: 一第三开关，该第三开关的一第一端耦接于该第一节点，该第三开关的一第二端耦接于该输出端，而该第三开关的一控制端耦接于一第二节点； 一第二控制电路，用以依据该第一时钟脉冲信号，控制该第一系统电压端与一第三节点之间的电性连接，并依据一第二时钟脉冲信号，控制该第一系统电压端与一第四节点之间的电性连接； 一第三控制电路， 用以依据该第一输入端的电位，控制一第二系统电压端与该第二节点之间的电性连接以及该第二系统电压端与该第三节点之间的电性连接； 一第四开关，该第四开关的一第一端耦接于该第四节点，该第四开关的一第二端耦接于该第二节点，而该第四开关的一控制端耦接于该第三节点； 一第五开关，该第五开关的一第一端耦接于该第四节点，该第五开关的一第二端耦接于该第二系统电压端，而该第五开关的一控制端耦接于该输出端； 一第六开关，该第六开关的一第一端耦接于该输出端，该第六开关的一第二端耦接于该第二系统电压端，而该第六开关的一控制端耦接于该第二节点；以及 一第七开关，该第七开关的一第一端耦接于该输出端，该第七开关的一第二端耦接于该第二系统电压端，而该第七开关的一控制端耦接于该第二输入端。
2.如权利要求1所述的移位暂存器，其中该第一控制电路包含一第八开关，该第八开关的一第一端耦接于该第二开关的第二端，该第八开关的一第二端耦接于该第一节点，而该第八开关的一控制端耦接于该第一系统电压端。
3.如权利要求1所述的移位暂存器，其中该第一控制电路包含多个第八开关，每一第八开关的一控制端耦接于该第一系统电压端，所述多个第八开关中的第一个第八开关的一第一端耦接于该第二开关的第二端，而所述多个第八开关中的最后一个第八开关的一第二端耦接于该第一节点。
4.如权利要求1所述的移位暂存器，其中该第二控制电路包含: 一第九开关，该第九开关的一第一端耦接于该第一系统电压端，该第九开关的一第二端耦接于该第三节点，而该第九开关的一控制端接收该第一时钟脉冲信号；以及 一第十开关，该第十开关的一第一端耦接于该第一系统电压端，该第十开关的一第二端耦接于该第四节点，而该第十开关的一控制端接收该第二时钟脉冲信号。
5.如权利要求1所述的移位暂存器，其中该第三控制电路包含:一第十一开关，该第十一开关的一第一端耦接于该第三节点，该第十一开关的一第二端率禹接于该第二系统电压端，而该第i 开关的一控制端稱接于该第一输入端；以及 一第十二开关，该第十二开关的一第一端耦接于该第二节点，该第十二开关的一第二端率禹接于该第二系统电压端，而该第十二开关的一控制端稱接于该第一输入端。
6.如权利要求1所述的移位暂存器，其中当该第一时钟脉冲信号为高电位时，该第二时钟脉冲信号为低电位，而当该第二时钟脉冲信号为高电位时，该第一时钟脉冲信号为低电位。
7.如权利要求6所述的移位暂存器,其中该第一时钟脉冲信号为高电位的时段与该第二时钟脉冲信号为高电位的时段互不重叠。
8.如权利要求1所述的移位暂存器，更包括一双向选择电路，用以将一前一级移位暂存器的输出端及一下一级移位暂存器的输出端选择性地耦接至该移位暂存器的该第一输入端及该第二输入端。
9.如权利要求8所述的移位暂存器，其中该双向选择电路包含: 一第十三开关，用以控制该前一级移位暂存器的该输出端与该第二输入端之间的电性连接； 一第十四开关，用以控制该前一级移位暂存器的该输出端与该第一输入端之间的电性连接； 一第十五开关，用以控制该下一级移位暂存器的该输出端与该第一输入端之间的电性连接；以及 一第十六开关，用以控制该下一级移位暂存器的该输出端与该第二输入端之间的电性连接； 其中当该第十三开关及该第十五开关开启时，该第十四开关及该第十六开关关闭；以及 其中当该第十四开关及该第十六开关开启时，该第十三开关及该第十五开关关闭。
10.如权利要求1、2、3、4、5或9所述的移位暂存器，其中每一开关为N型金属氧化物半导体场效应晶体管(NMOSFET)，而每一开关的控制端为N型金属氧化物半导体场效应晶体管的栅极。
11.一种控制方法，用以控制如权利要求1所述的移位暂存器，该控制方法包含: 当该第一时钟脉冲信号为高电位时，使该第二时钟脉冲信号为低电位；以及 当该第二时钟脉冲信号为高电位时，使该第一时钟脉冲信号为低电位。
12.如权利要求11所述的控制方法，另包含: 使该第一时钟脉冲信号为高电位的时段与该第二时钟脉冲信号为高电位的时段互不重叠。
13.如权利要求11所述的控制方法，另包含: 使该第一时钟脉冲信号的上升边缘(rising edge)在时序上与该第二时钟脉冲信号的下降边缘(falling edge)对齐；以及 使该第一时钟脉冲信号的下降边缘在时序上与该第二时钟脉冲信号的上升边缘对齐。
14.如权利要求11所述的控制方法，另包含: 提供一第一系统电压至该第一系统电压端；以及提供一第二系统电压至该第二系统电压端；其中该第一系统电压高于`该第二系统电压。
【文档编号】G11C19/28GK103871350SQ201410136762
【公开日】2014年6月18日 申请日期:2014年4月4日 优先权日:2014年1月20日
【发明者】廖伟见, 庄铭宏, 白承丘, 曾淑雯 申请人:友达光电股份有限公司