一种双列交错复制位线电路的制作方法
【专利摘要】本实用新型公开了一种双列交错复制位线电路，其时钟信号线CK直接连接到正接的第一组2N个放电单元RC的第一字线控制信号端WLL上，在时钟信号有效时，与第一组2N个放电单元RC的第一位线信号端BL连接的第一复制位线RBL放电；随后，第一复制位线RBL通过第一反相器I1连接到反接的第二组2N个放电单元RC的第一字线控制信号端WLL上，因此与第二组2N个放电单元RC的第一位线信号端BL连接的第一复制位线RBL继续放电，最后通过第二反相器I2向存储阵列模块输出灵敏放大器使能信号SAE。本实用新型实施例能够提高SRAM时序产生电路工艺鲁棒性，并且可以在不改变传统放电单元RC内部结构的情况下进一步降低工艺偏差。
【专利说明】一种双列交错复制位线电路
【技术领域】
[0001] 本实用新型涉及集成电路设计领域，尤其是一种可以提高SRAM(静态随机存储 器）时序产生电路工艺鲁棒性的双列交错复制位线电路结构。
【背景技术】
[0002] 随着科技水平的发展，高速和低功耗已成为当前集成电路设计的重要指标。SRAM 设计是集成电路设计的重要组成部分，SRAM的时序控制对于改善SRAM芯片的性能具有重 要作用，尤其是当电源电压VDD降低后，时序延时电路的性能会产生较大的偏差，工艺的进 步也会对芯片稳定性产生重要影响。
[0003] 为了在降低电源电压节省功耗的前提下提高抗工艺变化鲁棒性，现有技术中主要 包括以下几种方案：
[0004] (1)如图1所示是B.S.Amrutur和M.A.Horowitz在1998年提出的传统复制位线 电路结构，在现有技术中广泛使用。该传统复制位线电路由时序复制电路和存储单元阵列 组成；其中，时序复制电路由N个放电单元RC和一定数目的冗余单元DC组成，RC和DC的 总数之和与被复制的存储单元的某一列位线单元总数相等；当位线放电到一定值时，通过 反向器输出灵敏放大器使能信号SAE，开启灵敏放大器，实现对时序延时的控制。这种传统 复制位线电路可以提高时序在低电压下的偏差，但是随着工艺的进步，这种传统的位线复 制技术已无法很好的改善低电压下的时序偏差问题，当电源电压降低时，工艺偏差会变得 很差，会使SRAM芯片的性能大幅下降。
[0005] (2)如图2所示是S. Komatsu等人在2009年提出的多级复制位线电路结构。该多 级复制位线电路结构是将传统复制位线分成M级，使用传统的放电单元RC和冗余单元DC， 并且每一级的放电单元RC的数目与传统复制位线的放电单元RC的数目相等，每一级复制 位线用反相器输出到下一级的字线信号，这可以很好地将工艺偏差降低到传统复制位线的 1/#。但是当级数M增多时，反相器的数目也会增多，这会使芯片的面积相应增大，同时 带来的延迟和量化误差也会增加。
[0006] (3)如图3所示是Y. Niki等人在2011年提出的数字复制位线延时电路结构。该 数字复制位线延时电路结构是由传统复制位线与倍乘电路组成，也使用传统的放电单元RC 和冗余单元DC，并且所使用放电单元RC的数目比传统复制位线的放电单元RC的数目增加 K倍，这可以将工艺偏差降低到传统复制位线的1/#。但是当倍数K增大时，倍乘电路会变 得相当不稳定，很难实现准确倍乘，并且带来的量化误差影响也变得越来越大，甚至会超过 复制位线的工艺偏差的影响。
[0007] (4)如图4所示是Y. Li等人在2014年提出的一种双复制位线技术电路结构，该双 复制位线技术电路结构充分利用了传统复制位线的两条位线，使用新型双端放电单元RC， 在保持和传统复制位线电路面积不变的基础上，可以将工艺偏差降低为传统复制位线的 1/VJ但是由于位线电容变大，使位线充电时间增加，这样会使位线预充时间增加，影响芯 片速度。
【发明内容】
[0008] 针对现有技术中的上述不足之处，本实用新型提供了一种双列交错复制位线电 路，能够提高SRAM时序产生电路工艺鲁棒性，在不改变传统放电单元RC内部结构的情况下 将工艺偏差降低为传统复制位线的1/2。
[0009] 本实用新型的目的是通过以下技术方案实现的：
[0010] 一种双列交错复制位线电路，由时序复制模块和存储阵列模块构成；所述的时序 复制模块包括：第一复制位线RBL、第二复制位线RBLB、第三PMOS管P3、第四PMOS管P4、第 一反相器II、第二反相器12、第一组2N个放电单元RC、第二组2N个放电单元RC以及多个 冗余单元DC;
[0011] 时钟信号线CK与第三PMOS管P3的栅极和第四PMOS管P4的栅极电连接；第三 PMOS管P3的源极和第四PMOS管P4的源极均与电源电压VDD电连接；第三PMOS管P3的 漏极与第一复制位线RBL电连接；第四PMOS管P4的漏极与第二复制位线RBLB电连接；
[0012] 冗余单元DC的第一位线信号端BL均与第一复制位线RBL电连接，冗余单元DC的 第二位线信号端BLB均与第二复制位线RBLB电连接，而冗余单元DC的第一字线控制信号 端WLL和第二字线控制信号端WLR均接地；
[0013] 第一组2N个放电单元RC的第一位线信号端BL均与第一复制位线RBL电连接，第 一组2N个放电单元RC的第二位线信号端BLB均与第二复制位线RBLB电连接，而第一组2N 个放电单元RC的第一字线控制信号端WLL均与时钟信号线CK电连接，第一组2N个放电单 元RC的第二字线控制信号端WLR均接地；
[0014] 第二组2N个放电单元RC的第一位线信号端BL均与第二复制位线RBLB电连接， 第二组2N个放电单元RC的第二位线信号端BLB均与第一复制位线RBL电连接，而第二组 2N个放电单元RC的第一字线控制信号端WLL通过第一反相器Il与第一复制位线RBL电连 接，第二组2N个放电单元RC的第二字线控制信号端WLR均接地；第四PMOS管P4的漏极通 过第二反相器12向存储阵列模块输出灵敏放大器使能信号SAE。
[0015] 优选地，放电单元RC包括第一PMOS管P1、第二PMOS管P2、第一NMOS管N1、第二 NMOS管N2、第三NMOS管N3和第四NMOS管N4 ;
[0016] 第一PMOS管Pl与第一NMOS管Nl构成一个反相器；第一PMOS管Pl的栅极与第一 NMOS管Nl的栅极连接在一起后接到电源电压VDD和第四NMOS管M的源极上；第一PMOS 管Pl的漏极与第一NMOS管Nl的漏极连接在一起后接到第三NMOS管N3的源极；
[0017] 第二PMOS管P2与第二NMOS管N2构成一个反相器；第二PMOS管P2的栅极与第 二NMOS管N2的栅极连接在一起后接到第三NMOS管N3的源极；第二PMOS管P2的漏极与 第二NMOS管N2的漏极连接在一起后接到第四NMOS管M的源极；
[0018] 第三NMOS管N3的栅极为放电单元RC的第一字线控制信号端WLL，第四NMOS管 N4的栅极为放电单元RC的第二字线控制信号端WLR，第三NMOS管N3的漏极为放电单元RC 的第一位线信号端BL，第四NMOS管M的漏极为放电单元RC的第二位线信号端BLB。
[0019] 由上述本实用新型提供的技术方案可以看出，本实用新型实施例所提供的双列交 错复制位线电路在时钟信号有效（即时钟信号线CK为高电平）时，由于时钟信号线CK直 接连接到正接的第一组2N个放电单元RC的第一字线控制信号端WLL上，因此与第一组2N个放电单元RC的第一位线信号端BL连接的第一复制位线RBL放电；随后，由于第一复制位 线RBL通过第一反相器Il连接到反接的第二组2N个放电单元RC的第一字线控制信号端 WLL上，因此与第二组2N个放电单元RC的第一位线信号端BL连接的第二复制位线RBLB放 电，最后通过第二反相器12向存储阵列模块输出灵敏放大器使能信号SAE。
【专利附图】
【附图说明】
[0020] 为了更清楚地说明本实用新型实施例的技术方案，下面将对实施例描述中所需要 使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施 例，对于本领域的普通技术人员来讲，在不付出创造性劳动行的前提下，还可以根据这些附 图获得其他附图。
[0021] 图1为现有技术中传统复制位线电路的结构示意图。
[0022] 图2为现有技术中多级复制位线电路的结构示意图。
[0023] 图3为现有技术中数字复制位线延时电路的结构示意图。
[0024] 图4为现有技术中双复制位线电路的结构示意图。
[0025] 图5为本实用新型实施例所提供的双列交错复制位线电路的结构示意图。
[0026] 图6为本实用新型实施例所提供的双列交错复制位线电路的内部结构示意图。
[0027] 图7为现有技术中传统复制位线电路的SAE(即灵敏放大器使能信号）时序波形 图（仿真条件为：Corner:SS;Temperature:-40°C;VDD:0· 8V; 128 行）〇
[0028] 图8为现有技术中双复制位线电路的SAE时序波形图（仿真条件为！Corner:SS; Temperature:-40°C;VDD:0· 8V; 128 行）〇
[0029] 图9为本实用新型实施例所提供的双列交错复制位线电路的SAE时序波形图（仿 真条件为：Corner:SS;Temperature:-4CTC;VDD:0· 8V;128 行）〇
[0030] 图10为本实用新型实施例所提供的传统复制位线电路、双复制位线电路以及本 实用新型的双列交错复制位线电路在不同工艺角下的蒙特卡罗仿真结果对比图（仿真条 件为：Temperature:-4CTC;VDD:0· 8V; 128 行）〇
【具体实施方式】
[0031] 下面结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清 楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实 施例。基于本实用新型的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获 得的所有其他实施例，都属于本实用新型的保护范围。
[0032] 下面对本实用新型所提供的双列交错复制位线电路进行详细描述。
[0033] 如图5和图6所示，一种双列交错复制位线电路，由时序复制模块和存储阵列模块 构成；该时序复制模块的具体结构可以包括：第一复制位线RBL、第二复制位线RBLB、第三 PMOS管P3、第四PMOS管P4、第一反相器II、第二反相器12、第一组2N个放电单元RC、第二 组2N个放电单元RC以及多个冗余单元DC。
[0034] 时钟信号线CK与第三PMOS管P3的栅极和第四PMOS管P4的栅极电连接；第三 PMOS管P3的源极和第四PMOS管P4的源极均与电源电压VDD电连接；第三PMOS管P3的 漏极与第一复制位线RBL电连接；第四PMOS管P4的漏极与第二复制位线RBLB电连接。第 四PMOS管P4的漏极通过第二反相器12向存储阵列模块输出灵敏放大器使能信号SAE。
[0035] 冗余单元DC的第一位线信号端BL均与第一复制位线RBL电连接，冗余单元DC的 第二位线信号端BLB均与第二复制位线RBLB电连接，而冗余单元DC的第一字线控制信号 端WLL和第二字线控制信号端WLR均接地。
[0036] 第一组2N个放电单元RC的第一位线信号端BL均与第一复制位线RBL电连接，而 第一组2N个放电单元RC的第二位线信号端BLB均与第二复制位线RBLB电连接，即第一组 2N个放电单元RC为正接。第一组2N个放电单元RC的第一字线控制信号端WLL均与时钟 信号线CK电连接，第一组2N个放电单元RC的第二字线控制信号端WLR均接地。
[0037] 第二组2N个放电单元RC的第一位线信号端BL均与第二复制位线RBLB电连接， 第二组2N个放电单元RC的第二位线信号端BLB均与第一复制位线RBL电连接，即第二组 2N个放电单元RC为反接。第二组2N个放电单元RC的第一字线控制信号端WLL通过第一 反相器Il与第一复制位线RBL连接，第二组2N个放电单元RC的第二字线控制信号端WLR 均接地。
[0038] 其中，上述放电单元RC均可以采用传统复制位线电路的放电单元RC，这可以避免 使用可能会带来影响的双端放电单元，从而可以保障本实用新型实施例所提供的双列交错 复制位线电路的充电时间与传统复制位线电路基本保持一致。该放电单元RC的具体结构 包括第一PMOS管Pl、第二PMOS管P2、第一NMOS管Nl、第二NMOS管N2、第三NMOS管N3和 第四NMOS管N4。第一PMOS管Pl与第一NMOS管Nl构成一个反相器；第一PMOS管Pl的 栅极与第一NMOS管Nl的栅极连接在一起后接到电源电压VDD和第四NMOS管M的源极 上；第一PMOS管Pl的漏极与第一NMOS管Nl的漏极连接在一起后接到第三NMOS管N3的 源极。第二PMOS管P2与第二NMOS管N2构成一个反相器；第二PMOS管P2的栅极与第二 NMOS管N2的栅极连接在一起后接到第三NMOS管N3的源极；第二PMOS管P2的漏极与第 二NMOS管N2的漏极连接在一起后接到第四NMOS管M的源极。第三NMOS管N3的栅极为 放电单元RC的第一字线控制信号端WLL，第四NMOS管M的栅极为放电单元RC的第二字线 控制信号端WLR，第三NMOS管N3的漏极为放电单元RC的第一位线信号端BL，第四NMOS管 N4的漏极为放电单元RC的第二位线信号端BLB。
[0039] 具体地，第一组2N个放电单元RC、第二组2N个放电单元RC、冗余单元DC三者的 总数之和与被复制的存储单元的某一列位线存储单元MC总数相等。在预充阶段，第一复制 位线RBL和第二复制位线RBLB均充电为高电平，其充电时间与传统复制位线电路基本保持 一致。当时钟信号有效（即时钟信号线CK为高电平）时，由于时钟信号线CK直接连接到 正接的第一组2N个放电单元RC的第一字线控制信号端WLL上，因此与第一组2N个放电单 元RC的第一位线信号端BL连接的第一复制位线RBL放电；随后，由于第一复制位线RBL通 过第一反相器Il连接到反接的第二组2N个放电单元RC的第一字线控制信号端WLL上，因 此与第二组2N个放电单元RC的第一位线信号端BL连接的第二复制位线RBLB放电，最后 通过第二反相器12向存储阵列模块输出灵敏放大器使能信号SAE。
[0040] 进一步地，该双列交错复制位线电路的原理为：当正接放电单元RC的数目和反 接放电单元RC的数目各增大一倍后，第一复制位线RBL和第二复制位线RBLB的放电时 间延迟均是传统复制位线电路的1/2,而当第一复制位线RBL放完电后会使第二复制位线 RBLB继续放电，因此两边总的放电时间延迟与传统复制位线电路的放电时间延迟相等；由Y.Niki等人在2011年提出的数字复制位线延时电路结构的相关原理可知：在本实用新型 所提供的双列交错复制位线电路中，第一复制位线RBL的放电电路的时序工艺偏差变为传 统复制位线电路的1/2VI,第二复制位线RBLB的放电电路的时序工艺偏差也变为传统复 制位线电路的1/2λ/?，因此本实用新型所提供的双列交错复制位线电路总体的时序工艺偏 差为去即是传统复制位线电路时序工艺偏差的^2。同时，仿真结果也表 明本实用新型所提供的双列交错复制位线电路可以明显降低工艺偏差，提高抗工艺变化的 能力，因此相比于传统复制位线电路，本实用新型所提供的双列交错复制位线电路在不同 工艺下具有较小的工艺偏差，工艺鲁棒性提高。
[0041] 由此可见，本实用新型实施例能够提高SRAM时序产生电路工艺鲁棒性，可以在不 改变传统放电单元RC内部结构、不增加复制位线面积的情况下将工艺偏差降低为传统复 制位线的1/2。
[0042] 为了更加清晰地展现出本实用新型所提供的技术方案及所产生的技术效果，下 面结合附图7至附图10,将本实用新型实施例所提供的双列交错复制位线电路的性能，与 现有技术中的传统复制位线电路和双复制位线电路进行对比；图7至图10均是在"温度 Temperature设置为-40°C;电源电压VDD设置为0. 8V;整个复制列共有128行"的仿真条 件下得到蒙特卡罗仿真结果，其具体内容如下：
[0043] (1)如图7所示，为现有技术中传统复制位线电路的SAE时序波形图（工艺角 Corner设置为SS)，其横坐标表示Time(即时间，其单位为ns)，其纵坐标表示Voltage(即 电压，其单位为mV)。由图7可以看出：1000次蒙特卡罗仿真的结果显示：传统复制位线电 路的SAE信号在发生工艺偏差时比较发散，工艺偏差为2. 53ns。
[0044] (2)如图8所示，图中内容为现有技术中双复制位线电路的SAE时序波形图 (工艺角Corner设置为SS)，其横坐标表示Time(即时间，其单位为ns)，其纵坐标表示 Voltage(即电压，其单位为mV)。由图8可以看出：1000次蒙特卡罗仿真的结果，双复制位 线电路的SAE信号比图7中传统复制位线电路的紧凑，工艺偏差为I. 708ns。
[0045] (3)如图9所示，为本实用新型实施例所提供的双列交错复制位线电路的SAE时序 波形图（工艺角Corner设置为SS)，其横坐标表示Time(即时间，其单位为ns)，其纵坐标 表示Voltage(即电压，其单位为mV)。由图9可以看出：1000次蒙特卡罗仿真的结果，本实 用新型实施例中双列交错复制位线电路的SAE信号在发生工艺偏差时比较紧凑，工艺偏差 为I. 106ns。经过与图7和图8的对比可知：图9中的SAE信号明显紧凑了很多，其工艺偏 差比图7中传统复制位线电路降低56. 3%，比图8中双复制位线电路降低35. 2%，可见，本 实用新型实施例中双列交错复制位线电路能够大幅降低工艺偏差。
[0046] (4)如图10所示，为本实用新型实施例所提供的传统复制位线电路、双复制位线 电路以及本实用新型的双列交错复制位线电路在不同工艺角下的蒙特卡罗仿真结果对比 图，其横坐标表示Corner(即工艺角；横坐标中的SS表示慢NMOS慢PMOS;SF表示慢NMOS快 PMOS;TT表示典型NMOS典型PMOS;FS表示快NMOS慢PMOS;FF表示快NMOS快PM0S)，其纵 坐标表示SAEstandarddeviation(即SAE的工艺偏差），图例中的Conv表示传统复制位 线电路，DRBD表示双复制位线电路，Thiswork表示本实用新型实施例中的双列交错复制位 线电路；由图10可以看出：本实用新型实施例中的双列交错复制位线电路在SS，SF，TT，FS 和FF工艺角下的SAE工艺偏差比传统复制位线电路和双复制位线电路都小，且在SS，TT，FS 和FF时约为传统复制位线电路的一半，约为双复制位线电路的1/7?。
[0047] 综上可见，本实用新型实施例能够提高SRAM时序产生电路工艺鲁棒性，可以在不 改变传统放电单元RC内部结构、不增加复制位线面积的情况下将工艺偏差降低为传统复 制位线的1/2。
[0048] 以上所述，仅为本实用新型较佳的【具体实施方式】，但本实用新型的保护范围并不 局限于此，任何熟悉本【技术领域】的技术人员在本实用新型揭露的技术范围内，可轻易想到 的变化或替换，都应涵盖在本实用新型的保护范围之内。因此，本实用新型的保护范围应该 以权利要求书的保护范围为准。
【权利要求】
1. 一种双列交错复制位线电路，其特征在于，由时序复制模块和存储阵列模块构成； 所述的时序复制模块包括：第一复制位线RBL、第二复制位线RBLB、第三PMOS管P3、第四 PMOS管P4、第一反相器II、第二反相器12、第一组2N个放电单元RC、第二组2N个放电单元 RC以及多个冗余单元DC ; 时钟信号线CK与第三PMOS管P3的栅极和第四PMOS管P4的栅极电连接；第三PMOS 管P3的源极和第四PMOS管P4的源极均与电源电压VDD电连接；第三PMOS管P3的漏极与 第一复制位线RBL电连接；第四PMOS管P4的漏极与第二复制位线RBLB电连接； 冗余单元DC的第一位线信号端BL均与第一复制位线RBL电连接，冗余单元DC的第二 位线信号端BLB均与第二复制位线RBLB电连接，而冗余单元DC的第一字线控制信号端WLL 和第二字线控制信号端WLR均接地； 第一组2N个放电单元RC的第一位线信号端BL均与第一复制位线RBL电连接，第一组 2N个放电单元RC的第二位线信号端BLB均与第二复制位线RBLB电连接，而第一组2N个 放电单元RC的第一字线控制信号端WLL均与时钟信号线CK电连接，第一组2N个放电单元 RC的第二字线控制信号端WLR均接地； 第二组2N个放电单元RC的第一位线信号端BL均与第二复制位线RBLB电连接，第二 组2N个放电单元RC的第二位线信号端BLB均与第一复制位线RBL电连接，而第二组2N个 放电单元RC的第一字线控制信号端WLL通过第一反相器II与第一复制位线RBL电连接， 第二组2N个放电单元RC的第二字线控制信号端WLR均接地； 第四PMOS管P4的漏极通过第二反相器12向存储阵列模块输出灵敏放大器使能信号 SAE〇
2. 根据权利要求1所述的双列交错复制位线电路，其特征在于，所述的放电单元RC包 括第一 PMOS管P1、第二PMOS管P2、第一 NM0S管N1、第二NM0S管N2、第三NM0S管N3和第 四 NM0S 管 N4 ; 第一 PMOS管P1与第一 NM0S管N1构成一个反相器；第一 PMOS管P1的栅极与第一 NM0S 管N1的栅极连接在一起后接到电源电压VDD和第四NM0S管N4的源极上；第一 PMOS管P1 的漏极与第一 NM0S管N1的漏极连接在一起后接到第三NM0S管N3的源极； 第二PMOS管P2与第二NM0S管N2构成一个反相器；第二PMOS管P2的栅极与第二NM0S 管N2的栅极连接在一起后接到第三NM0S管N3的源极；第二PMOS管P2的漏极与第二NM0S 管N2的漏极连接在一起后接到第四NM0S管N4的源极； 第三NM0S管N3的栅极为放电单元RC的第一字线控制信号端WLL，第四NM0S管N4的 栅极为放电单元RC的第二字线控制信号端WLR，第三NM0S管N3的漏极为放电单元RC的第 一位线信号端BL，第四NM0S管N4的漏极为放电单元RC的第二位线信号端BLB。
【文档编号】G11C16/20GK204257214SQ201420769481
【公开日】2015年4月8日 申请日期:2014年12月8日 优先权日:2014年12月8日
【发明者】李正平, 彭春雨, 闫锦龙, 卢文娟, 陶有武, 谭守标, 陈军宁, 周永亮 申请人:安徽大学