锁存器偏移抵消感测放大器的制作方法

公开领域

所公开的各方面涉及用于电阻式存储器的读/写电路。更具体地，各示例性方面涉及被配置成用于读取电阻式存储器位单元的电路，其克服了工艺变动的非理想性。

背景技术：

存储器设备通常包括各自存储数据位的位单元阵列。每个数据位可表示逻辑零(“0”)或逻辑一(“1”)，其可对应于该位单元的状态。在所选择的位单元的读操作期间，接近于地的电压电平可表示“0”而相对较高的电压电平可表示“1”。位线被耦合至存储器阵列中的各个位单元并且这些位线将这些位单元耦合至在读/写操作中使用的其他组件。

磁阻式随机存取存储器(mram)是一种非易失性存储器技术，其中数据是基于位单元的磁化极性来存储的。与将数据存储为电荷或电流的常规ram技术形成对比，mram使用磁性元件。常规用作mram技术的存储元件或位单元的磁隧道结(mtj)可由两个各自能保持磁矩的由绝缘(隧道势垒)层分开的磁层形成。常规地，固定层被设置成特定极性。自由层的极性能自由地改变以匹配可能被施加的外部磁场的极性。自由层极性的改变将改变mtj位单元的电阻。例如，当磁化极性是对准或者“平行”时，存在低阻状态，其对应于逻辑“0”。当磁化极性没有对准或者是“反平行”时，存在高阻状态，其对应于逻辑“1”。

因而，mram或mtj位单元具有基于该位单元表示逻辑零(“0”)还是逻辑一(“1”)的电阻值。具体地，位单元的电阻(rdata)与存储在该位单元中的数据相关。对于流过位单元的相同或恒定电流，如果rdata的值相对于参考电阻(rref)为高，则跨该位单元将出现相对高的电压，从而表示逻辑“1”。如果rdata的值相对于rref为低，则跨该位单元将出现相对低的电压，从而表示逻辑“0”。跨rdata的电压(vdata)与跨rref的电压(vref)之差因而指示该位单元的逻辑状态(δv1＝vdata–vref)。

由此，为了写入逻辑“0”或逻辑“1”，对应的写电流传递通过mtj位单元以实现自由层和固定层的相应对准，或者换言之以将mtj位单元编程为对应的电阻状态。

为了读取该位单元，常规上使用感测电路来确定差分电压δv1并且使用感测放大器来将该差分电压δv1放大为经放大电压δv2。感测放大器的输出被用于确定或读取该位单元的逻辑状态。如图1所示，读电路100包括感测放大器110，感测放大器110包括由两个p沟道金属氧化物半导体(pmos)晶体管m1和m2以及两个n沟道金属氧化物半导体(nmos)晶体管m3和m4形成的一对交叉耦合反相器。该交叉耦合反相器对类似于用于存储数字值的锁存器，并且由此被称为锁存电路或锁存器。由于工艺变动，感测放大器110中的锁存器可能产生被称为“锁存器偏移电压”或者简称感测放大器的“偏移电压”的偏移电压，这将在下文中说明。

如图1所示，pmos晶体管m1和nmos晶体管m3被串联耦合在供电电压(经由pmos晶体管)与接地(经由nmos晶体管或脚晶体管tf)之间。在晶体管m1与m3之间是节点a。晶体管m2和m4被同样地串联耦合在供电电压(经由pmos晶体管)与接地(经由nmos晶体管)之间。在晶体管m2与m4之间是节点b。

节点a与b被连接到感测电路120，现在将进行说明。感测电路包括耦合至负反馈晶体管t9的负载晶体管t7以及耦合至节点a以及第一复用器晶体管t5(其连接到该位单元(由可变电阻器rdata表示))的钳位晶体管t3。感测电路120还包括连接到负反馈晶体管t10的另一负载晶体管t8以及连接到节点b以及第二复用器晶体管t6(其连接到参考单元(由可变电阻器rref表示))的钳位晶体管t4。

负载晶体管t7和t8被二极管式连接。钳位晶体管t3和t4受到电压vclamp控制，电压vclamp是用于控制通过位单元和参考单元的电流的钳位电压。复用器晶体管t5和t6受到vmux的控制，vmux是用于在读操作期间从包括该位单元的存储器阵列中的其他位单元之中选择该位单元(和参考单元)的控制信号。在第一阶段中，脚晶体管tf被‘关断’，而vmux和vclamp为高，从而导致复用器晶体管和钳位晶体管被‘导通’。结果，电流从供电电压vdd流经rdata和rref两者。相应地，分别在节点a与b处生成电压vdata和vref。vdata与vref之差表示差分电压δv1。

在第二阶段中，复用器晶体管t5和t6被关断，而脚晶体管tf被导通，这使感测放大器工作。如果rdata具有比rref更高的电阻值(表示逻辑“1”)，则vdata将高于vref，并且δv1在第一阶段结束时将为正。如果rdata具有比rref更低的电阻值(表示逻辑高“0”)，则vdata将低于vref，并且δv1在第一阶段结束时将为负。

在其中δv1为正的场景中，pmos晶体管m2将比pmos晶体管m1传递相对较少的电流，而nmos晶体管m4将比nmos晶体管m3传递相对较多的电流。结果，节点b上的电压(在第二阶段开始时的vref)将朝接地下降，并且节点a上的电压(第二阶段开始时的vdata)将朝供电电压vdd上升。节点a和节点b处结果所得的电压被分别示为vout-a和vout-b，它们是感测放大器的输出。vout-a与vout-b之差表示差分电压δv2。在其中δv1为负的场景中，将发生相反的情况。具体地，节点a上的电压将朝接地下降，而节点b上的电压将朝供电电压vdd上升。

在理想的感测放大器中，如果δv1在第一阶段结束时为正，则δv2在第二阶段结束时将相对正得更多。同样地，如果δv1在第一阶段结束时为负，则δv2在第二阶段结束时将相对负得更多。然而，如先前所提及的，由于例如工艺变动导致的晶体管失配可能引发问题。当两个晶体管具有预期相等但实际不相等的参数时，出现晶体管失配。例如，晶体管的阈值电压(vth)是在被施加到该晶体管的栅极的情况下将引起电流在源极与漏极之间流动的电压。如果感测放大器110的晶体管m1和m3的阈值电压不匹配m2和m4的对应阈值电压，则出现偏移电压，其中可能在节点a与节点b之间生成感测放大器110的偏移电压vos。如果偏移电压vos使电压差δv1减小，则δv1将无法在晶体管m1、m2、m3和m4的相应栅极上正确地起作用。在此情景中，电路100的感测放大器110将无法正确地生成如预期的经放大电压差δv2，并且位单元将无法被正确读取。

概述

一个示例性方面涉及一种操作磁阻式随机存取存储器(mram)位单元的方法。该方法包括：在感测电路阶段中，使用感测电路来确定跨mram位单元的数据电压与参考电压之间的第一差分电压。而且，在预放大阶段中，第一差分电压被预放大以生成没有偏移电压的经预放大的差分电压，并且在感测放大器阶段中，经预放大的差分电压在感测放大器中被放大，其中经预放大的差分电压抵消感测放大器的偏移电压。

另一示例性方面涉及一种装置，包括：磁阻式随机存取存储器(mram)位单元和电路。在不同的操作阶段中，该电路被配置为：用于确定跨mram位单元的数据电压与参考电压之间的第一差分电压的感测电路，用于预放大第一差分电压以生成没有偏移电压的经预放大的差分电压的预放大电路，以及用于放大经预放大的差分电压的感测放大器，其中经预放大的差分电压抵消感测放大器的偏移电压。

又一示例性方面涉及一种系统，包括：用于确定跨磁阻式随机存取存储器(mram)位单元的数据电压与参考电压之间的第一差分电压的装置，用于预放大第一差分电压以生成没有偏移电压的经预放大的差分电压的装置，以及用于放大经预放大的差分电压的装置，其中经预放大的差分电压抵消由于该用于放大的装置中的工艺变动引起的偏移电压。

附图简要说明

给出附图以帮助描述各示例性方面，并且提供附图仅仅是为了解说各实施例而非对其构成限定。

图1解说了常规mram读电路的电路图。

图2解说了包括可独立重配置的开关的mram读/写电路的电路图。

图3解说了用于操作存储器设备的系统的高级示意图。

图4解说了用于在读规程期间操作mram读/写电路的流程图。

图5解说了用于在写规程期间操作mram读/写电路的流程图。

图6解说了包括开关的mram读/写电路的示意图。

图7解说了用于操作图6的感测放大器中的开关的控制表。

图8解说了在读规程的均衡阶段期间图6的mram读/写电路。

图9解说了在读规程的感测电路阶段期间图6的mram读/写电路。

图10解说了在读规程的预放大阶段期间图6的mram读/写电路。

图11解说了在读规程的感测放大器阶段期间图6的mram读/写电路。

图12解说了在写规程的写阶段期间图6的mram读/写电路。

图13解说了根据一示例性方面的操作mram位单元的流程图。

图14解说了其中可以有利地采用示例性方面的无线设备的高级示图。

详细描述

在以下针对本发明的具体实施例的描述和有关附图中公开了本发明的各方面。可以设计出替换实施例而不会脱离本发明的范围。另外，本发明中众所周知的元素将不被详细描述或将被省去以免湮没本发明的相关细节。

措辞“示例性”和/或“示例”在本文中用于意指“用作示例、实例或解说”。本文描述为“示例性”和/或“示例”的任何实施例不必被解释为优于或胜过其他实施例。同样，术语“本发明的各实施例”并不要求本发明的所有实施例都包括所讨论的特征、优点、或工作模式。

本文中所使用的术语仅出于描述特定实施例的目的，而并不旨在限定本发明的实施例。如本文所使用的，单数形式的“一”、“某”和“该”旨在也包括复数形式，除非上下文另有明确指示。还将理解，术语“包括”、“具有”、“包含”和/或“含有”在本文中使用时指明所陈述的特征、整数、步骤、操作、元素、和/或组件的存在，但并不排除一个或多个其他特征、整数、步骤、操作、元素、组件和/或其群组的存在或添加。

此外，许多实施例是根据将由例如计算设备的元件执行的动作序列来描述的。将认识到，本文描述的各种动作能由专用电路(例如，专用集成电路(asic))、由正被一个或多个处理器执行的程序指令、或由这两者的组合来执行。另外，本文描述的这些动作序列可被认为是完全体现在任何形式的计算机可读存储介质内，其内存储有一经执行就将使相关联的处理器执行本文所描述的功能性的相应计算机指令集。由此，本发明的各个方面可以用数种不同的形式来体现，所有这些形式都已被构想落在所要求保护的主题内容的范围内。另外，对于本文描述的每个实施例，任何此类实施例的对应形式可在本文中被描述为例如被配置成执行所描述的动作的“逻辑”。

图2概括地解说了用作电阻式存储器(例如，mram)的读/写电路的电路200。电路200可以针对读操作被配置成实现感测电路阶段中的感测电路201、预放大阶段中的预放大电路202、以及感测放大器阶段中的感测放大器203。电路200还可针对写操作被配置成实现写阶段中的写驱动器204。电路200的感测放大器203具有布置在由电路200定义的各个节点之间的充当开关的传输门。通过将传输门独立地重配置以使电流通过(在‘导通’配置中)或阻止电流通过(在‘关断’配置中)，电路200可以被控制成不同地操作。

例如，在感测电路201中实现的感测电路阶段中，电路200的传输门可以被控制以使得它用作感测电路。如图2中可见，电路200在感测电路的输出端(节点a与节点b)之间产生差分电压，从而表示vdata与vref之差(δv1＝vdata–vref)。然而，如先前所述，由于感测放大器中的晶体管的晶体管失配(尤其是阈值电压失配)，可能产生偏移电压vos。如先前所提及的，这一偏移电压可以被称为锁存器偏移电压或感测放大器的偏移电压。为了克服或抵消这一偏移电压，示例性电路200在多阶段操作中被如下配置：

在预放大电路202中实现的预放大阶段中，电路200的传输门可以被控制以使得它用作类似锁存器电路的一对交叉耦合的反相器。由于使用所示出的pmos晶体管来实现锁存器，在本公开中预放大电路202也被称为pmos交叉耦合锁存器(pcl)。pmos交叉耦合锁存器可以比较和放大δv1而没有偏移电压vos，因为在生成和预放大阶段两者中使用相同的晶体管。在本说明书中，这也可被称为使用pcl的锁存器偏移抵消(loc)。在感测放大器203中实现的感测放大器阶段中，电路200的传输门可以被控制以使得它用作电压锁存感测放大器(vlsa)。而且，电路200的传输门可以被控制以使得它在写阶段期间用作写驱动器204。

图3概括地解说了用于读和/或写存储器320(例如，mram)的系统300。在系统300中，控制设备310将存储器控制信号发送到存储器320以及将读/写控制信号发送到电路330，电路330可一般地被配置为存储器320的读/写电路。存储器控制信号可包括读命令、写命令、数据地址、和/或导致存储器320操作的其他信号。感测信号可包括阶段改变信号和/或导致电路330操作的其他信号。在这一解说中，存储器320的位单元可以被电路300中的感测电路读取以生成差分信号δv1，差分信号δv1被提供给电路330中的感测放大器。感测放大器根据从控制设备300接收到的控制信号来放大δv1并且输出经放大差分信号δv2。

图4概括地解说了用于在读操作期间操作感测放大器(诸如电路330中的感测放大器)的感测放大器读规程400。读规程400可以由控制设备(诸如控制设备310)控制。控制设备310通过将控制信号发送到与感测放大器相关联的各个开关来控制读规程400。读规程400将参考图6中示出的电路330来组合地描述。

在均衡阶段410中，皆被选择性地设置为参考电压但可能由于它们的负载电容失配而不相等的节点a和节点b被彼此耦合以使得电压被均衡。均衡第一和第二节点是在感测电路阶段中确定第一差分电压之前通过选择性地将第一和第二节点(节点a和节点b)彼此耦合来执行的。

在感测电路阶段420中，电路330中的感测电路生成差分电压信号δv1。差分电压信号δv1反映位单元的电阻(rdata)与参考电阻(rref)之间的电阻差。作为电阻差的结果，电压vdata出现在节点a处而电压vref出现在节点b处。差分电压信号δv1表示vdata与vref之差。

与常规实现形成对比，在示例性方面中，引入预放大阶段430。在预放大阶段430，电路330被配置成预放大差分电压信号δv1，这克服了可存在于感测放大器中的偏移电压vos。如先前所述，偏移电压vos可以由例如组成感测放大器的晶体管的阈值电压变动引起，并且由于感测放大器中的晶体管的锁存器电路结构，该偏移电压也可被称为感测放大器的锁存器偏移电压。大的锁存器偏移电压vos可以不利地影响位单元被正确读取的概率或者换言之降低读存取通过率(rapy)。因而，在示例性方面中，通过预放大差分电压信号δv1，电路330可以减小可存在于感测放大器中的锁存器偏移电压vos的影响。这也被称为锁存器偏移抵消(loc)。预放大过程将vdata和vref中的较大者朝供电电压vdd驱动，而将vdata和vref中的较小者朝接地驱动。预放大阶段430因此通过放大差分电压信号δv1来生成经预放大的差分电压信号δvp。

在感测放大器阶段440中，感测放大器使用锁存器结构来放大经预放大的差分电压信号δvp以跨电路330的感测放大器的节点a与节点b生成输出差分电压信号δv2，锁存器结构的偏移可以由于大的电压信号δvp而被忽略。差分电压信号δv2包括来自预放大阶段430可用的经预放大的差分电压信号δvp的经放大版本。

图5概括地解说了根据一示例性方面用于在写操作期间操作电路330的感测放大器写规程500。写规程400可以由控制设备310控制。控制设备310通过将控制信号发送到与电路330相关联的各个开关来控制写规程500。

在写阶段510中，电路330接收要将指定数据写入存储器320的命令。电路330被配置为写驱动器以便实施指定数据到存储器320的写操作。

再次参考图6，现在将描述在上述各个阶段中的电路330的详细操作。电路330包括感测放大器，感测放大器包括由第一晶体管对和第二晶体管对形成的锁存器。第一晶体管对包括串联的pmos晶体管m1和nmos晶体管m3。锁存器具有出现在pmos晶体管m1与nmos晶体管m3之间的第一节点(节点a)。同样地，第二晶体管对包括串联的pmos晶体管m2和nmos晶体管m4。第二节点(节点b)出现在pmos晶体管m1与nmos晶体管m3之间。附加地，电路330包括第一开关s1、第二开关s2、第三开关s3、第四开关s4、第五开关s5、以及第六开关s6。这些开关要么‘导通’(在这种情形中它们使电流通过)，要么‘关断’(在这种情形中它们不使电流通过)。根据各示例性方面，控制设备310将信号发送到电路330以控制这些开关。各开关可包括例如晶体管栅极或任何其他恰适的机构。

电路330还包括两个负反馈pmos晶体管t1和t2，它们在读和写规程期间被导通以便允许电路330连接到正供电电压vdd。开关s4用作下拉晶体管以在被导通时将感测放大器的锁存器耦合到接地。开关s4可以通过导通并将电路330耦合至接地来选择性地使电路330用作锁存器。替换地，开关s4可以被关断，藉此选择性地禁用锁存器并且允许电路330跨节点a和节点b生成经预放大的差分电压。

在各示例性方面中，感测放大器的晶体管m1和m3的相应栅极彼此耦合并且被耦合至开关s3。开关s3被耦合至感测放大器的节点b。晶体管m2和m4的相应栅极彼此耦合并且被耦合至开关s1。开关s1被耦合至感测放大器的节点a。

晶体管m1和m3的相应栅极彼此耦合并且被耦合至开关s5。晶体管m2和m4的相应栅极彼此耦合并且被耦合至开关s6。开关s5和s6被分别耦合至写输入vwrite-a和vwrite-b。

晶体管m1和m3的相应栅极彼此耦合并且被耦合至开关s2。晶体管m2和m4的相应栅极彼此耦合并且被耦合至开关s2。当处于‘导通’位置时，开关s2链接晶体管m1、m2、m3和m4的相应栅极。

电路330还包括感测电路。感测电路包括耦合至节点a以及复用器晶体管t5(其连接到位单元(由可变电阻器rdata表示))的钳位晶体管t3。感测电路还包括连接到节点b以及另一复用器晶体管t6(其连接到参考单元(由可变电阻器rref表示))的另一钳位晶体管t4。

钳位晶体管t3和t4受到电压vclamp控制，电压vclamp是用于控制通过位单元和参考单元的电流的钳位电压。复用器晶体管t4和t6受到vmux的控制，vmux是用于在读和写操作期间从包括该位单元的存储器阵列中的其他位单元之中选择该位单元(和参考单元)的控制信号。

如先前所述，rdata表示要经历读或写操作的位单元的电阻。参考单元具有电阻rref，这表示参考电阻。该电阻可能相对较大，从而指示位单元存储逻辑“1”，或者该电阻可能相对较小，从而指示位单元存储逻辑“0”。当给定电流被施加到位单元时，指示逻辑“1”的相对较大的电阻将由跨位单元的比跨电阻rref的电压vref更大的电压vdata反映。另一方面，指示逻辑“0”的相对较小的电阻将由跨位单位的比跨电阻rref的电压vref更小的vdata反映。通过将电流施加到位单元和参考单元，可以跨位单元在节点a处获得数据电压vdata，并且可以跨参考单元在节点b处获得参考电压vref。

图7概括地解说了诸如可以被控制设备310用来执行感测放大器读规程400和/或感测放大器写规程500的控制表700。控制设备310可以通过根据表700控制开关s1、s2、s3、s4、s5和s6中的每一者来执行读规程400和/或写规程500。

例如，控制设备310可以通过首先完成均衡阶段410、接着感测电路阶段420、然后预放大阶段430、以及最终感测放大器阶段440来控制读规程400。在读规程400的均衡阶段410期间，开关s1、s2和s3被‘导通’，并且开关s4、s5和s6被‘关断’，如图8中所示。在感测电路阶段420期间，开关s2和s3被‘导通’，并且开关s1、s4、s5和s6被‘关断’，如图9中所示。在预放大阶段430期间，开关s1和s3被‘导通’，并且开关s2、s4、s5和s6被‘关断’，如图10中所示。在感测放大器阶段440期间，开关s1、s3和s4被‘导通’，并且开关s2、s5和s6被‘关断’，如图11中所示。

在另一示例中，控制设备310可以通过完成写阶段510来控制写规程500。在写阶段510期间，开关s4、s5和s6被‘导通’，并且开关s1、s2和s3被‘关断’，如图12中所示。如图4和图5所解说的，感测放大器读规程400和感测放大器写规程500是被独立实现的独立规程。

图8概括性解说了在均衡阶段410中的电路330，在均衡阶段410中，开关s1、s2和s3被‘导通’，并且开关s4、s5和s6被‘关断’。在均衡阶段410中，节点a和节点b经由开关s1、s2和s3被耦合，开关s1、s2和s3中的每一者处于‘导通’配置。信号vclamp和vmux被导通，如先前针对读操作描述的。结果，节点a和节点b处的电压被均衡。而且，节点a和节点b处的均衡电压被施加到pmos晶体管m1和m2的栅极。

图9概括性解说了在感测电路阶段420中的电路330，在感测电路阶段420中，开关s2和s3被‘导通’，并且开关s1、s4、s5和s6被‘关断’。在感测电路阶段420期间，晶体管m1和m2的栅极保持经由开关s2彼此耦合，并且保持经由开关s3耦合至节点b。然而，由于开关s1被设置为‘关断’位置，因此节点a现在与节点b隔离或解耦。结果，节点a基于位单元的电阻值rdata生成电压vdata。节点b同时并且独立地基于电阻值rref生成电压vref。而且，节点b处的电压被施加到晶体管m1和m2的栅极。在感测电路阶段420期间，分别在节点a与节点b之间生成被定义为电压vdata与vref之差的差分电压δv1。

图10概括性解说了在预放大阶段430中的电路330，在预放大阶段430中，开关s1和s3被‘导通’，并且开关s2、s4、s5和s6被‘关断’。结果，节点a处的电压vdata被施加到晶体管m2的栅极(经由开关s1)并且节点b处的电压vref被施加到晶体管m1的栅极(经由开关s3)。由于开关s2处于‘关断’配置，因此电压vref(施加到晶体管m1的栅极)与电压vdata(施加到晶体管m2的栅极)解耦。结果，取决于δv1是正还是负，晶体管m1与晶体管m2相比将使相对更多或更少的电流通过。

m1与m2之间的电流差不受m1和m2的阈值电压失配的影响，因为感测电路阶段420和预放大阶段430中使用的晶体管是相同的。m1和m2的相应阈值电压已经在vdata和vref中反映出来。因而，δv1被放大而没有偏移电压。

在一种可能的场景中，位单元存储逻辑“1”。这一状态由具有高电阻值的电阻rdata来表示。在这一场景中，vdata将相对于vref为高，并且δv1将在进入预放大阶段430之际为正。相应地，施加到pmos晶体管m2的栅极的电压(vdata)将相对于施加到pmos晶体管m1的栅极的电压(vref)为高，并且与通过pmos晶体管m1流向节点a的电流相比，较少的电流将通过pmos晶体管m2流向节点b。结果，节点a处的电压将会上升，并且节点b处的电压将会下降。因为这些电压被分别反馈回到晶体管m2和m1的栅极，因此将出现正反馈。结果，节点a和节点b处的电压将分别被驱动得更靠近vdd和vss。

在上述场景中，预放大阶段430的结果是正差分电压δv1被预放大，从而得到幅值比δv1更大的经预放大的差分电压δvp。将理解，如果δv1在上述场景中为负(即，如果位单元已经存储了逻辑“0”)，则电压vdata和vref将对晶体管m1和m2具有相反效果，并且节点a与节点b处的电压将被分别驱动得更靠近vss和vdd。因而，预放大阶段430将使经预放大的负差分电压δv1成为负得更多的经预放大的差分电压δvp。

图11概括性解说了在感测放大器阶段440中的电路330，在感测放大器阶段440中，开关s1、s3和s4被‘导通’，并且开关s2、s5和s6被‘关断’。在感测放大器阶段440中，节点a和节点b与位单元和rref解耦。节点a和b提供大到足以抑制锁存器阶段中的偏移电压的经预放大的差分电压δvp。在其中经预放大的差分电压δvp为正的场景中，节点a处的电压将高于节点b处的电压，这将导致vout-a通过晶体管m1和t1朝vdd快速上升。电压vout-b将类似地通过晶体管m4和s4朝接地或vss快速下降。结果，差分电压δv2＝vout-a-vout-b将更快速地可用并且将是正确地为正的。在其中经预放大的差分电压δvp为负的场景中，晶体管各自处于相反配置中，并且感测放大器的输出δv2按照快速且稳定的方式被类似地获得而没有锁存器偏移的影响。

尽管电路300的实现已经在上文参考读操作的各个阶段来进行描述，但电路330还可被配置成用于根据各示例性方面的写操作，如图12所示。将注意到，实现写操作涉及重用上文针对读操作讨论的组件，这将导致成本节省。在图12中，电路330被解说为处于写阶段510中，其中开关s4、s5和s6被‘导通’，并且开关s1、s2和s3被‘关断’。在写阶段510中，写信号vwrite-a经由开关s5被施加到晶体管m1和m3的栅极。附加地或替换地，写信号vwrite-b经由开关s6被施加到晶体管m2和m4的栅极。如先前所提及的，为了写入mtj位单元，电流传递通过该位单元以实现自由层和固定层的相应对齐，这改变了电阻以反映正被写入的逻辑值。因而，为了在位单元或参考单元中写入逻辑值“1”，vwrite-a或vwrite-b将分别被驱动到高电压。这些电压分别被驱动通过开关s5和s6。对于在位单元或参考单元中写入“0”，将在vwrite-a和vwrite-b上驱动相反的电压，从而实现低电阻以被编程到位单元或参考单元中。

因此，将领会，诸方面包括用于执行本文中所公开的过程、功能和/或算法的各种方法。例如，如图13所解说的，一方面可包括一种操作磁阻式随机存取存储器(mram)位单元的方法(1300)。该方法包括：在感测电路阶段中，使用感测电路来确定跨位单元的数据电压与参考电压之间的第一差分电压——框1302；在预放大阶段中，预放大第一差分电压以生成没有偏移电压的经预放大的差分电压——框1304；以及在感测放大器阶段中，在感测放大器中放大经预放大的差分电压，其中该经预放大的差分电压抵消了感测放大器的锁存器中的偏移电压——框1306。

参照图14，描绘了根据各示例性方面配置的无线设备1400的特定解说性方面的框图。无线设备1400包括耦合至存储器1432的处理器1464。在一个方面，存储器1432可包括mram阵列，并且处理器1464和存储器1432可被耦合至图2的电路200以用于操作mram阵列的mram位单元。图14还示出了耦合至处理器1464和显示器1428的显示器控制器1426。编码器/解码器(codec)1434(例如，音频和/或语音codec)可被耦合至处理器1464。还解说了其它组件，诸如无线控制器1440(其可包括调制解调器)。扬声器1436和话筒1438可耦合至codec1434。图14还指示无线控制器1440可耦合至无线天线1442。在一特定方面，处理器1464、显示器控制器1426、存储器1432、codec1434以及无线控制器1440被包括在系统级封装或片上系统设备1422中。

在一特定方面，输入设备1430和电源1444被耦合至片上系统设备1422。此外，在一特定方面，如图14中所解说的，显示器1428、输入设备1430、扬声器1436、话筒1438、无线天线1442和电源1444在片上系统设备1422的外部。然而，显示器1428、输入设备1430、扬声器1436、话筒1438、无线天线1442和电源1444中的每一者可被耦合至片上系统设备1422的组件，诸如接口或控制器。

应当注意到，尽管图14描绘了无线通信设备，但处理器1464和存储器1432也可集成到机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、个人数字助理(pda)、固定位置的数据单元、移动电话、智能电话或计算机中。

本领域技术人员将领会，信息和信号可使用各种不同技术和技艺中的任何一种来表示。例如，贯穿上面说明始终可能被述及的数据、指令、命令、信息、信号、比特/位、码元、和码片可由电压、电流、电磁波、磁场或磁粒子、光场或光粒子、或其任何组合来表示。

相应地，一示例性方面可包括实施操作mram位单元的方法的计算机可读介质。因此，本发明并不限于所解说的示例且任何用于执行本文所描述的功能性的手段均被包括在本发明的实施例中。

此外，本领域技术人员将领会，结合本文所公开的各实施例描述的各种解说性逻辑框、模块、电路和算法步骤可被实现为电子硬件、计算机软件、或两者的组合。为清楚地解说硬件与软件的这一可互换性，各种解说性组件、块、模块、电路、以及步骤在上面是以其功能性的形式作一般化描述的。此类功能性是被实现为硬件还是软件取决于具体应用和施加于整体系统的设计约束。技术人员可针对每种特定应用以不同方式来实现所描述的功能性，但此类实现决策不应被解读为致使脱离本发明的范围。

结合本文公开的实施例描述的各个解说性逻辑框、模块、以及电路可用设计成执行本文中描述的功能的通用处理器、数字信号处理器(dsp)、专用集成电路(asic)、现场可编程门阵列(fpga)或其他可编程逻辑器件、分立的门或晶体管逻辑、分立的硬件组件、或其任何组合来实现或执行。通用处理器可以是微处理器，但在替换方案中，该处理器可以是任何常规的处理器、控制器、微控制器、或状态机。处理器还可以被实现为计算设备的组合，例如dsp与微处理器的组合、多个微处理器、与dsp核心协同的一个或多个微处理器、或任何其它此类配置。

结合本文公开的各实施例描述的方法、序列和/或算法可直接在硬件中、在由处理器执行的软件模块中、或在这两者的组合中体现。软件模块可驻留在ram存储器、闪存、rom存储器、eprom存储器、eeprom存储器、寄存器、硬盘、可移动盘、cd-rom或者本领域中所知的任何其他形式的存储介质中。示例性存储介质耦合到处理器以使得该处理器能从/向该存储介质读写信息。在替换方案中，存储介质可以被整合到处理器。处理器和存储介质可驻留在asic中。asic可驻留在用户终端(例如，ue)中。替换地，处理器和存储介质可作为分立组件驻留在用户终端中。

在一个或多个示例性实施例中，所描述的功能可在硬件、软件、固件或其任何组合中实现。如果在软件中实现，则各功能可以作为一条或多条指令或代码存储在计算机可读介质上或藉其进行传送。计算机可读介质包括计算机存储介质和通信介质两者，包括促成计算机程序从一地向另一地转移的任何介质。存储介质可以是能被计算机访问的任何可用介质。作为示例而非限定，此类计算机可读介质可包括ram、rom、eeprom、cd-rom或其他光盘存储、磁盘存储或其他磁存储设备、或能用于携带或存储指令或数据结构形式的期望程序代码且能被计算机访问的任何其他介质。任何连接也被正当地称为计算机可读介质。例如，如果软件是使用同轴电缆、光纤电缆、双绞线、数字订户线(dsl)、或诸如红外、无线电、以及微波之类的无线技术从web网站、服务器、或其他远程源传送而来，则该同轴电缆、光纤电缆、双绞线、dsl、或诸如红外、无线电、以及微波之类的无线技术就被包括在介质的定义之中。如本文所用的盘(disk)和碟(disc)包括压缩碟(cd)、激光碟、光碟、数字多功能碟(dvd)、软盘和蓝光碟，其中盘(disk)通常以磁的方式再现数据，而碟(disc)通常用激光以光学方式再现数据。上述的组合应当也被包括在计算机可读介质的范围内。

尽管上述公开示出了本发明的解说性实施例，但是应当注意到，在其中可作出各种变更和修改而不会脱离如所附权利要求定义的本发明的范围。根据本文中所描述的本发明实施例的方法权利要求的功能、步骤和/或动作不必按任何特定次序来执行。此外，尽管本发明的要素可能是以单数来描述或主张权利的，但是复数也是已料想了的，除非显式地声明了限定于单数。