用于数据移动的设备及方法与流程

本发明大体上涉及半导体存储器及方法，且更特定来说，涉及用于数据移动的设备及方法。

背景技术：

存储器装置通常提供为计算机或其它电子系统中的内部半导体集成电路。存在许多不同类型的存储器，其包含易失性存储器及非易失性存储器。易失性存储器可需要电力以维持其数据(例如，主机数据、错误数据等)且包含随机存取存储器(ram)、动态随机存取存储器(dram)、静态随机存取存储器(sram)、同步动态随机存取存储器(sdram)与晶闸管随机存取存储器(tram)等。非易失性存储器可通过在未供电时留存所存储数据而提供持久数据，且可包含nand快闪存储器、nor快闪存储器及电阻可变存储器(例如相变随机存取存储器(pcram)、电阻性随机存取存储器(rram)及磁阻性随机存取存储器(mram)(例如自旋力矩转移随机存取存储器(sttram))等。

电子系统通常包含数个处理资源(例如，一或多个处理器)，其可检索及执行指令且将所执行指令的结果存储到合适位置。处理器可包括数个功能单元，例如算术逻辑单元(alu)电路、浮点单元(fpu)电路及组合逻辑块，(例如)所述功能单元可用于通过对数据(例如，一或多个操作数)执行例如and、or、not、nand、nor及xor逻辑运算的逻辑运算而执行指令。举例来说，功能单元电路可用于经由数个运算对操作数执行例如加法、减法、乘法及除法的算术运算。

在将指令提供到功能单元电路以供执行时可涉及电子系统中的数个组件。例如，可通过例如控制器及主机处理器的处理资源执行指令。数据(例如，将对其执行指令的操作数)可存储于可由功能单元电路存取的存储器阵列中。可从所述存储器阵列检索指令及数据且可在功能单元电路开始对数据执行指令之前排序及缓冲指令及数据。此外，因为可通过功能单元电路在一或多个时钟循环执行不同类型的运算，所以还可排序及缓冲指令及数据的中间结果。

在许多例子中，处理资源(例如，处理器及相关联的功能单元电路)可在存储器阵列外部，且经由处理资源与存储器阵列之间的总线存取数据以执行一组指令。可在存储器中处理器装置中改善处理性能，在所述装置中可在存储器内部及附近(例如，直接在与存储器阵列相同的芯片上)实施处理器。存储器中处理装置可通过减少及消除外部通信而节省时间且还可节约功率。然而，存储器中处理装置库之间及之内的数据移动可影响存储器中处理装置的数据处理时间。

附图说明

图1a为根据本发明的数个实施例的呈包含存储器装置的计算系统的形式的设备的框图。

图1b是根据本发明的数个实施例的存储器装置的库区段的框图。

图1c是根据本发明的数个实施例的存储器装置的库的框图。

图2是说明根据本发明的数个实施例的存储器装置的感测电路的示意图。

图3是说明根据本发明的数个实施例的用于存储器装置的数据移动的电路的示意图。

图4a到4b是说明根据本发明的数个实施例的用于存储器装置的数据移动的电路的另一示意图。

图5说明根据本发明的数个实施例的与使用电路执行数个数据移动操作相关联的时序图。

具体实施方式

本发明包含用于数据移动(例如，用于存储器中处理器(pim)结构以及在本文中描述的其它配置或另外配置)的设备及方法。在至少一个实施例中，所述设备包含经配置以经由数据总线及控制总线耦合到主机的存储器装置。所述存储器装置中的库包含存储器单元阵列及经由多个感测线耦合到所述阵列的感测电路(例如，以与所述阵列相同的间距形成)。所述感测电路包含感测放大器及耦合到感测线且经配置以实施运算的计算组件。所述存储器装置中的控制器经配置以耦合到所述阵列及感测电路。所述存储器装置中的共享i/o线经配置以将源位置及目的地位置(例如)耦合在一对库位置之间。

如在下文更详细地描述，所述实施例可允许主机系统分配一或多个dram库中的数个位置(例如，子阵列及子阵列的部分)以保持(例如，存储)数据。主机系统及控制器可对程序指令(例如，pim命令指令)及数据的整个块执行地址解析且将数据及命令直接(例如，控制)分配且存储到经分配位置(例如，目的地(例如，目标)库内的子阵列及子阵列的部分)中。写入数据及命令可利用dram装置的正常dram写入路径。如读者将了解，虽然关于在本文中提出的实例讨论dram型pim装置，但实施例不限于pimdram实施方案。

pim库(例如，其中的子阵列及子阵列部分)之间及之内的数据移动可影响pim运算是否有效完成(执行)。因此，本发明提出可通过使用改善数据路径(例如，如在本文中描述的dram实施方案的共享i/o线)来增大pim阵列中的数据移动的速度、速率及效率的结构及过程。

在先前方法中，数据可从阵列及感测电路(例如，经由包括输入/输出(i/o)线的总线)转移到存储器阵列外部的处理资源(例如可定位于主机上的处理器、微处理器及/或计算引擎)，所述处理资源可包括alu电路及经配置以执行适当运算的其它功能单元电路。然而，将数据从存储器阵列及感测电路转移到此(类)处理资源可涉及显著电力消耗。即使处理资源定位于与存储器阵列相同的芯片上，将数据从阵列移出到计算电路仍可消耗显著电力，这可涉及：执行感测线(其在本文中可被称为数字线或数据线)地址存取(例如，触发(firing)列解码152信号)以便将数据从感测线转移到i/o线(例如，本地及全局i/o线)上；将数据移动到存储器阵列的外围；及提供数据到计算功能。

此外，所述处理资源的电路(例如，计算引擎)可不符合与存储器阵列相关联的间距规则。例如，存储器阵列的单元可具有4f²或6f²单元大小，其中“f”为对应于单元的特征大小。因而，与先前pim系统的alu电路相关联的装置(例如，逻辑门)可能无法以与存储器单元相同的间距形成，这可影响(例如)芯片大小及存储器密度。

本发明的数个实施例包含以与存储器单元阵列相同的间距形成的感测电路及计算电路。感测电路及计算电路能够在存储器单元阵列本地执行数据感测及计算功能及数据存储(例如，高速缓存)。

为了解本文中描述的改善数据移动技术，用于实施此等技术的设备(例如，具有pim能力的存储器装置及相关联主机)的讨论如下。根据各种实施例，涉及具有pim能力的存储器装置的程序指令(例如，pim命令)可将pim命令及数据的实施分布于多个感测电路上方，所述感测电路可实施运算且可将pim命令及数据移动并存储于存储器阵列内，例如不必经由a/c及数据总线在主机与存储器装置之间来回转移此等pim命令及数据。因此，可以较少时间且使用较少电力存取及使用具有pim能力的存储器装置的数据。例如，可通过增大在计算系统周围移动数据且在所述计算系统中存储数据以便处理所请求存储器阵列操作(例如，读取、写入等)的速度、速率及效率而实现时间及电力优势。

在本发明的以下详细描述中，参考形成本发明的部分且其中通过图解展示可如何实践本发明的一或多个实施例的附图。足够详细描述这些实施例以使所属领域的一般技术人员能够实践本发明的实施例，且应理解，可在不脱离本发明的范围的情况下利用其它实施例且做出过程、电及结构改变。

如在本文中使用，例如“x”、“y”、“n”、“m”等的标示符(尤其关于图式中的参考数字)指示可包含如此指定的数个特定特征。还将了解，在本文中使用的术语是仅用于描述特定实施例的目的且不意在限制性。如在本文中所使用，单数形式“一(a/an)”、及“所述”包含单数及复数参考，除非上下文明确另有指示，“数个”、“至少一个”及“一或多个”也如此(例如，数个存储器阵列可指代一或多个存储器阵列)，而“多个”意在指代此类事物的一个以上事物。另外，字词“可(can)”和“可(may)”贯穿本申请案是以容许的意义(即，表示具有……的可能)而非以强制的意义(即，表示必须)使用。术语“包含”及其派生词意味着“包含但不限于”。根据上下文，术语“经耦合”及“耦合”意味着直接或间接物理连接或指令(例如，控制信号)及数据的存取及移动(发射)。

本文中的图遵循编号惯例，其中首位或前几位数字对应于图式图号且剩余数字识别图式中的元件或组件。可通过使用类似数字识别不同图之间的类似元件或组件。例如，108可指代图1中的元件“08”且在图2中一类似元件可被标记为208。将明白的是，本文各种实施例中所展示的元件可经添加、交换及/或删除以便提供本发明的数个额外实施例。另外，在图中提供的元件的比例及相对尺度旨在说明本发明的某些实施例，且不应视为限制意义。

图1a为根据本发明的数个实施例的呈包含存储器装置120的计算系统100的形式的设备的框图。如在本文中使用，存储器装置120、控制器140、通道控制器143、存储器阵列130、感测电路150(包含感测放大器及计算电路)及外围感测放大器及逻辑170各自也可能被单独视为“设备”。

系统100可包含耦合(例如，连接)到存储器装置120的主机110，存储器装置120包含存储器阵列130。主机110可为主机系统，例如个人膝上型计算机、台式计算机、平板计算机、数码相机、智能电话或存储器卡读取器以及各种其它类型的主机。主机110可包含系统母板及背板且可包含数个处理资源(例如，一或多个处理器、微处理器或某一其它类型的控制电路)。系统100可包含单独集成电路，或主机110及存储器装置120皆可位于相同集成电路上。例如，系统100可为服务器系统及高性能计算(hpc)系统及其的部分。尽管在图1a中展示的实例说明具有冯·诺依曼(vonneumann)架构的系统，但本发明的实施例可以非冯·诺依曼架构(其可不包含通常与冯·诺依曼架构相关联的一或多个组件(例如，cpu、alu等))实施。

为明确起见，系统100的描述已经简化以集中于与本发明特定相关的特征。例如，在各种实施例中，存储器阵列130可为dram阵列、sram阵列、sttram阵列、pcram阵列、tram阵列、rram阵列、nand快闪阵列及nor快闪阵列。存储器阵列130可包含配置成通过存取线(在本文中可被称为字线或选择线)耦合的行及通过感测线(在本文中可被称为数据线或数字线)耦合的列的存储器单元。尽管在图1a中展示单个存储器阵列130，但实施例不限于此。例如，例外之处在于：数个子阵列，存储器装置120可包含数个存储器阵列130(例如，dram单元、nand快闪单元等的数个库)，如在本文中描述。因此，可通过实例及/或明确性关于pim及/或dram架构做出本发明中的描述。然而，除非另外明确规定，否则本发明及权利要求书的范围不限于pim及/或dram架构。

存储器装置120可包含地址电路142以锁存通过i/o电路144经由数据总线156(例如，经由i/o总线从主机110)提供(例如，经由本地i/o线及全局i/o线提供到外部alu电路及dramdq)的地址信号。例如，可通过高速接口(hsi)带外总线157将状态及例外信息从存储器装置120上的控制器140提供到通道控制器143，继而可从通道控制器143提供到主机110。地址信号通过地址电路142接收且通过行解码器146及列解码器152解码以存取存储器阵列130。可通过使用感测电路150的数个感测放大器(如在本文中描述)感测感测线(数字线)上的电压及电流改变而从存储器阵列130感测(读取)数据。感测放大器可自存储器阵列130读取及锁存页(例如，行)数据。如在本文中所描述，额外计算电路可耦合到感测电路150且可与感测放大器组合使用来感测、存储(例如，高速缓存及缓冲)及移动数据。i/o电路144可用于经由数据总线156(例如，64位宽的数据总线)与主机110的双向数据通信。写入电路148可用于将数据写入到存储器阵列130。

控制器140(例如，库控制逻辑及序列发生器)可解码通过控制总线154从主机110提供的信号(例如，命令)。控制器140可通过发布由来自主机110的经解码命令确定的控制信号而控制操作。这些信号可包含可用于控制对存储器阵列130执行的操作(包含数据感测、数据存储、数据移动、数据写入及数据擦除操作以及其它操作)的芯片启用信号、写入启用信号及地址锁存信号。在各种实施例中，控制器140可负责执行来自主机110的指令并存取存储器阵列130。可通过在存储器阵列130外部及/或内部的处理资源(例如，通过感测电路150中的计算组件231，如在本文中描述)执行控制信号。控制器140可为状态机、序列发生器或某一其它类型的控制器。控制器140可控制在阵列(例如，存储器阵列130)的行中移位数据(例如，向右或向左)。

在下文(例如，在图2及3中)进一步描述感测电路150的实例。例如，在数个实施例中，感测电路150可包含数个感测放大器及数个计算组件，所述计算组件可充当累加器且可用于(例如，对与互补感测线相关联的数据)执行运算。

在数个实施例中，感测电路150可用于使用存储于存储器阵列130中的数据作为输入来执行运算且参与将用于写入及存储操作的数据移动回到存储器阵列130中的不同位置而不经由感测线地址存取转移数据(例如，不触发列解码信号)。因而，各种计算功能可使用感测电路150执行且在感测电路150内执行而非(或结合)通过感测电路150外部的处理资源(例如，通过与主机110相关联的处理器及定位于装置120上(例如在控制器140上或别处)的其它处理电路，例如alu电路)执行。

在各种先前方法中，例如，与操作数相关联的数据将经由感测电路从存储器读取且经由i/o线(例如，经由本地i/o线及全局i/o线)提供到外部alu电路(例如，在主机中)。外部alu电路可包含数个寄存器且将使用操作数执行计算功能，且结果将经由i/o线转移回到阵列。相比之下，在本发明的数个实施例中，感测电路150经配置以对存储于存储器阵列130中的数据执行运算且将结果存储回到存储器阵列130，而不启用耦合到感测电路150的本地i/o线及全局i/o线(例如，用于基于主机命令的读取及/或写入操作)。相比之下，在本文中描述的数据移动操作利用本文中描述的感测电路150与共享i/o线155之间的协同相互作用。感测电路150及共享i/o线155可以与阵列的存储器单元相同的间距形成。额外外围感测放大器及逻辑170可耦合到感测电路150。根据本文中描述的一些实施例，感测电路150及外围感测放大器及逻辑170可协同执行运算。

因而，在数个实施例中，存储器阵列130及感测电路150外部的电路无需执行计算功能，这是因为感测电路150可执行适当运算以便执行此类计算功能，而不使用外部处理资源。因此，感测电路150可用于至少在某种程度上补充及取代此外部处理资源(或至少此外部处理资源的带宽消耗)。

在数个实施例中，感测电路150可用于执行除通过外部处理资源(例如，主机110)执行的运算之外的运算(例如，执行指令)。例如，主机110及感测电路150的任一者可限于仅执行特定运算及特定数目个运算。

启用本地i/o线及全局i/o线(例如，用于读取及/或写入操作)可包含启用(例如，导通)具有耦合到解码信号(例如，列解码152信号)的栅极及耦合到本地i/o线及/或全局i/o线的源极/漏极的晶体管。然而，实施例不限于不启用本地i/o线及全局i/o线。例如，在数个实施例中，感测电路150可用于执行操作(例如数据移动)而不启用阵列的列解码线152。然而，可启用本地i/o线及全局i/o线，以便将结果转移到合适位置而非转移回到存储器阵列130(例如，到外部寄存器)。

图1b是根据本发明的数个实施例的存储器装置的库区段123的框图。例如，库区段123可表示存储器装置的库的数个库区段的示范性区段(例如，库区段0、库区段1、……、库区段m)。如在图1b中展示，库架构可包含水平展示为x个的多个存储器列122(例如，示范性dram库及库区段中的16,384个列)。另外，库区段123可被分为分别在125-0、125-1、……、125-n-1处展示的子阵列0、子阵列1、……及子阵列n-1(例如，128个子阵列)，其由经配置以耦合到数据路径(例如，在本文中描述的共享i/o线)的放大区域分开。因而，子阵列125-0、125-1、……、125-n-1可各自具有展示为124-0、124-1、……、124-n-1的放大区域，其分别对应于感测组件带0、感测组件带1、……及感测组件带n-1。

每一列122经配置以耦合到感测电路150，如结合图1a及本文中的别处描述。因而，子阵列中的每一列可个别地耦合到促成用于所述子阵列的感测组件带的感测放大器及计算组件。例如，如在图1b中展示，库架构可包含感测组件带0、感测组件带1、……、感测组件带n-1，其各具有含在各种实施例中可用作寄存器、高速缓存及数据缓冲且耦合到子阵列125-0、125-1、……、125-n-1中的每一列122的感测放大器及计算组件的感测电路150。如在图1a中展示，耦合到存储器阵列130的感测电路150内的计算组件可补充与控制器140相关联的高速缓冲存储器171。

子阵列125-0、125-1、……、125-n-1的每一者可包含垂直展示为y个的多个行119(例如，在示范性dram库中，每一子阵列可包含512个行)。示范性实施例不限于本文中描述的列及行的示范性水平及垂直定向或其示范性数目。

如在图1b中展示，库架构可与控制器140相关联。在各种实例中，在图1b中展示的控制器140可表示通过在图1a中展示的控制器140体现且包含于控制器140中的功能性的至少一部分。控制器140可引导(例如，控制)基于命令的控制信号及数据141输入到库架构及将数据从库架构输出(例如，到主机110)，并控制库架构中的数据移动，如在本文中描述。库架构可包含dramdq的数据总线156(例如，64位宽的数据总线)，其可对应于结合图1a描述的数据总线156。

图1c是根据本发明的数个实施例的存储器装置的库121的框图。例如，库121可表示存储器装置的示范性库(例如，库0、库1、……、库m)。如在图1c中展示，库架构可包含耦合控制器140的地址/控制(a/c)路径153(例如，总线)。另外，在图1c中展示的控制器140可在各种实例中表示通过在图1a及图1b中展示的控制器140体现且包含于控制器140中的功能性的至少一部分。

如在图1c中展示，库架构可包含多个库区段，例如，特定库121中的库区段123。如在图1c中进一步展示，库区段123可被细分为分别由感测组件带124-0、124-1、……、124-n-1分开的多个子阵列(例如，在125-1、125-2、……、125-n-1处展示的子阵列0、子阵列1、……、子阵列n-1)，如在图1b中展示，所述感测组件带包含感测电路及逻辑电路150/170，如在图1a中展示且结合图2到5进一步描述。

如在本文中描述，可通过存储器单元的多个分区、子阵列、行及特定列经由耦合到子阵列的每一者的感测组件带选择性地共享i/o线。例如，数个列的可选子集(例如，总列数的八个列子集)的每一者的感测放大器及/或计算组件可选择性地耦合到多个共享i/o线的每一者以用于将存储(高速缓存)于感测组件带中的数据值移动(例如，转移、运输及/或进料)到多个共享i/o线的每一者。因为单数形式“一”、及“所述”可同时包含本文中的单数及复数参考，所以“共享i/o线”可用于指代“多个共享i/o线”，除非上下文明确另有指示。另外，“共享i/o线”是“多个共享i/o线”的缩写。

如在图1c中示意性地展示，库121及所述库的每一区段123的架构可包含经配置以耦合到库区段123及多个库(未展示)的多个存储器单元子阵列125-0、125-1、……、125-n-1的多个共享i/o线155(例如，数据路径、总线)。可经由由在图1b中展示的124-0、124-1、……、124-n-1表示的感测组件带将共享i/o线155选择性地耦合于存储器单元的子阵列、行及特定列之间。如所提及，感测组件带124-0、124-1、……、124-n-1每一个包含具有经配置以耦合到每一个子阵列中的每一个存储器单元列的感测放大器及计算组件的感测电路150，如在图1a中展示且结合图2到5进一步描述。

可利用共享i/o线155来增大pim阵列中(例如，在子阵列之间)的数据移动的速度、速率及效率。在至少一个实施例中，使用共享i/o线155通过提供至少一千位宽度而提供改善数据路径。在一个实施例中，2048个共享i/o线耦合到16,384个列以提供2048位宽度。所说明的共享i/o线155可以与阵列的存储器单元相同的间距而形成。

在一些实施例中，控制器140可经配置以使用控制及数据寄存器151经由共享i/o线155将指令(基于命令的控制信号)及数据提供到存储器阵列130中的特定库121的多个位置且提供到感测组件带124-0、124-1、……、124-n-1。例如，控制及数据寄存器151可提供使用感测组件带124-0、124-1、……、124-n-1中的感测电路150的感测放大器及计算组件执行的指令。图1c说明与控制器140相关联且耦合到库121中的子阵列125-0、……、125-n-1的每一个的写入路径149的指令高速缓冲存储器171。

pimdram架构的实施方案可以感测放大器及计算组件级别执行处理。pimdram架构的实施方案可仅允许有限数目个存储器单元连接到每一感测放大器(例如，约512个存储器单元)。感测组件带124可包含从约8,000个到约16,000个感测放大器。例如，感测组件带124可经配置以耦合到512个行及约16,000个列的阵列。感测组件带可用作建置块以构造更大存储器。在用于存储器装置的阵列中，可存在128个感测组件带，其对应于128个子阵列，如在本文中描述。因此，512个行乘以128个感测组件带将产生与约16,000个列相交的约66,000个行以形成约千兆位的dram。

因而，当以感测放大器水平处理时，仅512个存储器单元行可用于执行与彼此的逻辑函数且无法容易地对其中数据耦合到不同感测组件带的多个行执行逻辑函数。为完成耦合到不同感测组件带的不同子阵列中的数据的处理，将待处理的所有数据移动到相同子阵列中，以便耦合到相同感测组件带。

然而，dram实施方案未用于将数据从一个感测组件带移动到另一个感测组件带。如所提及，感测组件带可含有多达16,000个感测放大器，其对应于约16,000个列或从每一行存储(例如，高速缓存)的数据的约16,000个数据值(例如，位)。dramdq数据总线(例如，如在图1a到1b中的156处展示)可经配置为64位的部分。因而，使用dramdq数据总线将来自16,000位行的全部数据从一个感测组件带转移(移动)到另一感测组件带将需要(例如)256个循环(例如，16,000除以64)。

为在pimdram实施方案中实现以高速度、速率及效率进行从一个感测组件带到另一个感测组件带的数据移动，在本文中描述共享i/o线155。例如，运用配置为2048位宽的共享i/o线155的2048个共享i/o线，从整行移动数据(如刚描述)将需要8个循环，数据移动的速度、速率及效率增大32倍。因而，与其它pimdram实施方案相比(例如，相对于64位宽的数据路径)，利用在本发明中描述的结构及过程节省用于数据移动的时间。在各种实施例中，例如，可通过不必自库、库区段及其子阵列读取数据、存储数据且接着将数据写入另一位置中及/或通过减少用于数据移动的循环数目而节省时间。

图2是说明根据本发明的数个实施例的感测电路250的示意图。感测电路250可对应于在图1a中展示的感测电路150。

存储器单元可包含存储元件(例如，电容器)及存取装置(例如，晶体管)。例如，第一存储器单元可包含晶体管202-1及电容器203-1，且第二存储器单元可包含晶体管202-2及电容器203-2等。在此实施例中，存储器阵列230是1t1c(一个晶体管一个电容器)存储器单元的dram阵列，但可使用其它配置实施例(例如，每一存储器单元具有两个晶体管及两个电容器的2t2c)。在数个实施例中，存储器单元可为破坏性读取存储器单元(例如，读取存储于存储器单元中的数据破坏数据，使得最初存储于单元中的数据在读取之后被刷新)。

存储器阵列230的单元可配置成由存取(字)线204-x(rowx)、204-y(rowy)等耦合的行及由互补感测线对(例如，在图2中展示的数字线digit(d)及digit(d)_及在图3及图4a到4b中展示的digit_0及digit_0*)耦合的列。对应于每对互补感测线的个别感测线也可分别称为数字线205-1digit(d)及205-2digit(d)_或图3及图4a到4b中的对应参考数字。尽管在图2中仅展示一对互补数字线，但本发明的实施例不限于此，且存储器单元阵列可包含额外存储器单元列及数字线(例如，4,096个、8,192个、16,384个等)。

存储器单元可耦合到不同数字线及字线。例如，晶体管202-1的第一源极/漏极区域可耦合到数字线205-1(d)，晶体管202-1的第二源极/漏极区域可耦合到电容器203-1，且晶体管202-1的栅极可耦合到字线204-y。晶体管202-2的第一源极/漏极区域可耦合到数字线205-2(d)_，晶体管202-2的第二源极/漏极区域可耦合到电容器203-2，且晶体管202-2的栅极可耦合到字线204-x。如在图2中展示，单元板可耦合到电容器203-1及203-2的每一者。单元板可为在各种存储器阵列配置中可施加参考电压(例如，接地)的共用节点。

根据本发明的数个实施例，存储器阵列230经配置以耦合到感测电路250。在此实施例中，感测电路250包括对应于相应存储器单元列(例如，耦合到相应互补数字线对)的感测放大器206及计算组件231。感测放大器206可耦合到互补数字线对205-1及205-2。计算组件231可经由传输门207-1及207-2耦合到感测放大器206。传输门207-1及207-2的栅极可耦合到运算选择逻辑213。

操作选择逻辑213可经配置以包含用于控制传输门的传输门逻辑及用于控制交换门的交换门逻辑，所述传输门将未转置的互补数字线对耦合在感测放大器206与计算组件231之间，所述交换门将已转置的互补数字线对耦合在感测放大器206与计算组件231之间。运算选择逻辑213也可耦合到所述对互补数字线205-1及205-2。运算选择逻辑213可经配置以基于选定运算控制传输门207-1及207-2的连续性。

感测放大器206可经操作以确定存储于选定存储器单元中的数据值(例如，逻辑状态)。感测放大器206可包括交叉耦合锁存器，其在本文中可被称为主锁存器。在图2中说明的实例中，对应于感测放大器206的电路包括锁存器215，所述锁存器215包含耦合到一对互补数字线d205-1及(d)_205-2的四个晶体管。然而，实施例不限于此实例。锁存器215可为例如n沟道晶体管(例如，nmos晶体管)227-1及227-2的交叉耦合锁存器(例如，一对晶体管的栅极)，其与另一对晶体管(例如p沟道晶体管(例如，pmos晶体管)229-1及229-2)交叉耦合。包括晶体管227-1、227-2、229-1及229-2的交叉耦合锁存器215可被称为主锁存器。

在操作中，当感测(例如，读取)存储器单元时，数字线205-1(d)或205-2(d)_中的一者上的电压将略大于数字线205-1(d)或205-2(d)_的另一者上的电压。act信号及rnl*信号可被驱动为低以启用(例如，触发)感测放大器206。具有较低电压的数字线205-1(d)或205-2(d)_将导通pmos晶体管229-1或229-2中的一者到比pmos晶体管229-1或229-2中的另一者更大的程度，由此将具有较高电压的数字线205-1(d)或205-2(d)_驱动为高到比数字线205-1(d)或205-2(d)_中的另一者被驱动为高更大的程度。

类似地，具有较高电压的数字线205-1(d)或205-2(d)_将导通nmos晶体管227-1或227-2中的一者到比nmos晶体管227-1或227-2中的另一者更大的程度，由此将具有较低电压的数字线205-1(d)或205-2(d)_驱动为低到比数字线205-1(d)或205-2(d)_中的另一者被驱动为低更大的程度。因此，在短暂的延迟之后，具有稍大电压的数字线205-1(d)或205-2(d)_通过源极晶体管被驱动到电源电压vcc的电压，且另一数字线205-1(d)或205-2(d)_通过吸收晶体管被驱动到参考电压(例如，接地)的电压。因此，交叉耦合的nmos晶体管227-1及227-2及pmos晶体管229-1及229-2充当感测放大器对，其放大数字线205-1(d)及205-2(d)_上的差分电压且用于锁存从选定存储器单元感测的数据值。如在本文中使用，感测放大器206的交叉耦合锁存器可被称为主锁存器215。

实施例不限于在图2中说明的感测放大器206配置。作为实例，感测放大器206可为电流模式感测放大器及/或单端感测放大器(例如，耦合到数字线的感测放大器)。此外，本发明的实施例不限于例如在图2中展示的折叠数字线架构。

感测放大器206可结合计算组件231一起操作以使用来自阵列的数据作为输入来执行各种操作。在数个实施例中，可将操作的结果存储回到阵列而不经由数字线地址存取传送数据(例如，不触发列解码信号使得数据经由本地i/o线传送到阵列外部的电路及感测电路)。因而，本发明的数个实施例可能够使用少于各种先前方法的电力执行逻辑运算及与其相关联的计算功能。此外，因为数个实施例无需跨局部及全局i/o线及/或外部数据总线传送数据以便(例如，在存储器与离散处理器之间)执行计算功能，所以数个实施例可实现相较于先前方法增大(例如，加快)的并行处理能力。

感测放大器206可进一步包含平衡电路214，其可经配置以使数字线205-1(d)及205-2(d)_平衡。在此实例中，平衡电路214包括耦合在数字线205-1(d)与205-2(d)_之间的晶体管224。平衡电路214还包括各自具有耦合到平衡电压(例如，vdd/2)的第一源极/漏极区域的晶体管225-1及225-2，其中vdd是与阵列相关联的电源电压。晶体管225-1的第二源极/漏极区域可耦合数字线205-1(d)，且晶体管225-2的第二源极/漏极区域可耦合数字线205-2(d)_。晶体管224、225-1及225-2的栅极可耦合在一起，且耦合到平衡(eq)控制信号线226。因此，启动激活eq启用晶体管224、225-1及225-2，这其有效地将数字线205-1(d)及205-2(d)_短接在一起且短接到平衡电压(例如，vcc/2)。

尽管图2展示包括平衡电路214的感测放大器206，但实施例不限于此，且平衡电路214可与感测放大器206离散地实施、以不同于在图2中展示的配置实施或完全不实施。

如下文进一步描述，在数个实施例中，感测电路250(例如，感测放大器206及计算组件231)可经操作以执行选定运算且最初将结果存储于感测放大器206或计算组件231的一者中，而不经由本地或全局i/o线从感测电路转移数据(例如，不经由例如列解码信号的激活执行感测线地址存取)。

逻辑运算的性能(例如，涉及数据值的布尔(boolean)逻辑函数)是基本且常用的。在许多高阶函数中使用布尔逻辑函数。因此，可使用改善逻辑运算实现的速度及电力效率可转变为具有高阶功能性的速度及电力效率。

如在图2中展示，计算组件231还可包括锁存器，其在本文中可被称为辅助锁存器264。辅助锁存器264可以与上文关于主锁存器215描述的方式类似的方式进行配置及操作，例外之处在于：包含在辅助锁存器中的成对交叉耦合p沟道晶体管(例如，pmos晶体管)可使它们相应的源极耦合到电源电压(例如，vdd)且辅助锁存器的成对交叉耦合的n沟道晶体管(例如，nmos晶体管)可使它们相应的源极选择性地耦合到参考电压(例如，接地)使得辅助锁存器被连续地启用。计算组件231的配置不限于在图2中展示的配置，且各种其它实施例是可行的。

图3是说明根据本发明的数个实施例的用于存储器装置的数据移动的电路的示意图。图3展示各自耦合到一对互补感测线(例如，数字线305-1及305-2)的八个感测放大器(例如，分别在306-0、306-1、……、306-7处展示的感测放大器0、1、……、7)。图3还展示各自经由传输门及数字线307-1及307-2耦合到感测放大器(例如，如针对感测放大器0306-0展示)的八个计算组件(例如，在331-0、331-1、……、331-7处展示的计算组件0、1、……、7)。例如，传输门可如在图2中展示般连接且可通过运算选择信号pass来控制。例如，选择逻辑的输出可耦合到传输门的栅极及数字线307-1及307-2。对应感测放大器及计算组件对可促成在350-0、350-1、……、350-7处指示的感测电路的形成。

存在于互补数字线对305-1及305-2上的数据值可被加载到计算组件331-0中，如结合图2描述。例如，当传输门开启时，互补数字线对305-1及305-2上的数据值可从感测放大器传递到计算组件(例如，306-0到331-0)。互补数字线对305-1及305-2上的数据值可为当触发感测放大器时存储于感测放大器306-0中的数据值。

图3中的感测放大器306-0、306-1、……、306-7可各自对应于在图2中展示的感测放大器206。在图3中展示的计算组件331-0、331-1、……、331-7可各自对应于在图2中展示的计算组件231。一个感测放大器与一个计算组件的组合可促成经配置以耦合到共享i/o线355的dram存储器子阵列325的部分的感测电路(例如，350-0、350-1、……、350-7)，如在本文中描述。在图3中展示的感测放大器306-0、306-1、……、306-7与计算组件331-0、331-1、……、331-7的成对组合可包含于感测组件带中，如在图1b中的124处及图4a及4b中的424处展示。

在图3中说明的实施例的配置为了明确起见而展示且不限于此类配置。例如，在图3中针对与计算组件331-0、331-1、……、331-7及共享i/o线355组合的感测放大器306-0、306-1、……、306-7说明的配置不限于感测电路的感测放大器306-0、306-1、……、306-7与计算组件331-0、331-1、……、331-7的组合的一半形成于存储器单元列322上方(未展示)且一半形成于存储器单元列322下方。形成经配置以耦合到共享i/o线的感测电路的感测放大器与计算组件的此类组合的数目不限于八个。另外，共享i/o线355的配置不限于分成两个以用于单独耦合两组互补数字线305-1及305-2的每一者，共享i/o线355的定位也不限于处于形成感测电路的感测放大器与计算组件的组合中间(例如，而非处于感测放大器与计算组件的组合的任一端处)。

在图3中说明的电路还展示列选择电路358-1、358-2，其经配置以对子阵列325的特定列322及其互补数字线305-1及305-2执行数据移动操作(例如，如由在图1a到1c中展示的控制器140引导)，从而将所感测数据值耦合到共享i/o线355。例如，列选择电路358-1具有经配置以与例如列0(332-0)、列2、列4及列6的对应列耦合的选择线0、2、4及6。列选择电路358-2具有经配置以与例如列1、列3、列5及列7的对应列耦合的选择线1、3、5及7。

控制器140可耦合到列选择电路358以控制选择线(例如，选择线1)以在经由来自列选择线0的信号启用选择晶体管359-1、359-2时存取存储于感测放大器、计算组件中及/或存在于互补数字线对(例如，305-1及305-2)上的数据值。开启选择晶体管359-1、359-2(例如，如通过控制器140引导)实现感测放大器0306-0与计算组件0331-0的耦合以与列0(322-0)的互补数字线305-1及305-2耦合以移动存储于感测放大器306-0及/或计算组件331-0中的特定行319的数字线0及数字线0*上的数据值。可通过控制器140凭借开启适当选择晶体管而经由适当选择线使感测放大器与计算组件的特定组合与一对互补数字线耦合而类似地选择来自列0到7的每一者中的行的数据值。

另外，开启选择晶体管(例如，选择晶体管359-1、359-2)使特定感测放大器及/或计算组件(例如，306-0及/或331-0)能够与共享i/o线355耦合，使得所感测(存储)数据值可放置于共享i/o线355上(例如，转移到共享i/o线355)。在一些实施例中，一次选择一个列(例如，列0322-0)以耦合到特定共享i/o线355以移动(例如，转移)所感测数据值。在图3的示范性配置中，共享i/o线355被说明为共享差分i/o线对，例如，共享i/o线及共享i/o线*。因此，列0322-0的选择可产生来自行(例如，319)的存储于与互补数字线305-1及305-2相关联的感测放大器及/或计算组件中的两个数据值(例如，具有值0及/或1的两个位)。这些数据值可并行输入到共享差分i/o线355的共享差分i/o对(共享i/o及共享i/o*)的每一者。

根据本发明的各种实施例，存储器装置(例如，图1a中的120)可经配置以经由数据总线(例如，156)及控制总线(例如，154)耦合到主机(例如，110)。存储器装置中的库区段(例如，图1b中的123)可包含存储器单元阵列(例如，图1a中的130)及经由多个感测线(例如，在图2中的205-1及205-2且在图3、图4a及4b中的对应参考数字处)耦合到阵列的感测电路(例如，图1a中的150)。感测电路可包含耦合到感测线且经配置而以与阵列相同的间距实施运算的感测放大器及计算组件(例如，在图2中分别为206及231且在图3、4a及4b中的对应参考数字处)。存储器装置中的控制器(例如，140)可经配置以耦合到阵列及感测电路。存储器装置中的共享i/o线(例如，图1c中的155、图3中的355及图4a及4b中的455-1及455-m)可经配置以将源位置(例如，图4a及4b中的子阵列0(425-0))及目的地位置(例如，图4a及4b中的子阵列n-1(425-n-1))耦合于一对库区段位置之间。

如在本文中描述，存储器单元阵列可包含dram存储器单元的实施方案，其中控制器经配置以响应于命令而使用dram逻辑及电接口以经由共享i/o线将数据从源位置移动到目的地位置。根据各种实施例，源位置可在存储器装置中的第一库中且目的地位置可在第二库中，且源位置可在存储器装置中的库的第一子阵列中且目的地位置可在相同库的第二子阵列中。根据各种实施例，第一子阵列及第二子阵列可在相同库区段中或子阵列可在不同库区段中。

根据本文中描述的各种实施例，设备可经配置以将数据从源位置(包含与子阵列0(425-0)中的第一数目个感测放大器及计算组件(例如，分别为406-0及431-0)相关联的特定行(例如，图3中的319)及列地址)移动到共享i/o线(例如，455-1)。另外，设备可经配置以使用共享i/o线(例如，455-1)将数据移动到目的地位置(包含分别与子阵列n-1(425-n-1)中的第二数目个感测放大器及计算组件(例如，406-0及431-0)相关联的特定行及列地址)。如读者将了解，每一个共享i/o线(例如，455-1)实际上可包含一对互补共享i/o线，例如，如在图3的示范性配置中展示的共享i/o线及共享i/o线*。在本文中描述的一些实施例中，2048个共享i/o线(例如，互补共享i/o线对)可经配置为2048位宽的共享i/o线。

图4a及4b是说明根据本发明的数个实施例的用于存储器装置中的数据移动的电路的另一示意图。如在图1b到1c中说明且在图4a及4b中更详细展示，dram存储器装置的库区段可包含多个子阵列，其在图4a及4b中的425-0处指示为子阵列0且在425-n-1处指示为子阵列n-1。

图4a到4b(其被视为水平连接)说明每一子阵列(例如，在图4a中部分展示且在图4b中部分展示的子阵列0425-0)可具有数个相关联的感测放大器406-0、406-1、……、406-x-1及计算组件431-0、431-1、……、431-x-1。例如，每一子阵列425-0、……、425-n-1可具有一或多个相关联的感测组件带(例如，图1b中的124-0、……、124-n)。根据本文中描述的实施例，每一子阵列425-0、……、425-n-1可分成部分462-1(在图4a中展示)、462-2、……、462-m(在图4b中展示)。可通过将预定数目个感测放大器及计算组件(例如，感测电路150)以及对应列(例如，列422-0、……、422-x-1中的422-0、422-1、……、422-7)配置到给定共享i/o线(例如，455-m)而定义部分462-1、……、462-m。对应感测放大器及计算组件对可促成在图4a到4b中的450-0、450-1、……、450-x-1处指示的感测电路的形成。

在一些实施例中，如在图3、4a及4b中展示，每一共享i/o线配置的感测放大器及计算组件以及对应列的预定数目可为八个。子阵列的部分462-1、462-2、……、462-m的数目可与经配置以耦合到子阵列的共享i/o线455-1、455-2、……、455-m的数目相同。可根据用于将共享i/o线455-1、455-2、……、455-m耦合于子阵列425-0、425-1、……、425-n-1之间的各种动态随机存取存储器(dram)架构来配置子阵列。

例如，图4a中的子阵列0425-0的部分462-1可对应于在图3中说明的子阵列的部分。因而，感测放大器0406-0及计算组件0431-0可耦合到列422-0。如在本文中描述，列可经配置以包含称为数字线0及数字线0*的一对互补数字线。然而，替代实施例可包含用于单个存储器单元列的单个数字线405-0(感测线)。实施例不限于此。

如在图1b到1c中说明且在图4a到4b中更详细展示，在各种实施例中，感测组件带可从子阵列的端延伸到子阵列的相对端。例如，如针对子阵列0(425-0)展示，感测组件带0(424-0，在折叠感测线架构中的dram列上方及下方示意性地展示)可包含且从部分462-1中的感测放大器0(406-0)及计算组件0(431-0)延伸到子阵列0(425-0)的部分462-m中的感测放大器x-1(406-x-1)及计算组件x-1(431-x-1)。

如结合图3描述，在图4a到4b中针对与计算组件431-0、431-1、……、431-x-1及共享i/o线0(455-1)到共享i/o线m-1(455-m)组合的感测放大器406-0、406-1、……、406-x-1说明的配置不限于感测电路(例如，455)的感测放大器与计算组件的组合的一半形成于折叠dram架构中的存储器单元列上方且一半形成于存储器单元列422-0、422-1、……、422-x-1下方。例如，在各种实施例中，可使用形成于存储器单元列上方及下方的感测放大器带的任何数目个感测放大器及计算组件形成用于特定子阵列425的感测组件带424。因此，在图1b到1c中说明的一些实施例中，感测电路及对应感测放大器带的所有感测放大器及计算组件可形成于存储器单元列上方或下方。

如结合图3描述，每一子阵列可具有列选择电路(例如，358)，其经配置以对例如子阵列0(425-0)的子阵列的特定列422及其互补数字线实施数据移动操作，从而将来自感测放大器406及/或计算组件431的所存储数据值耦合到给定共享i/o线455-1、……、455-m(例如，图3中的互补共享i/o线355)。例如，控制器140可引导子阵列0(425-0)的特定行(例如，行319)中的存储器单元的数据值经感测及移动到相同或不同编号列中的子阵列n-1(425-n-1)的相同或不同编号行(例如，两个子阵列的不同部分)(例如，未必从子阵列0的部分462-1到子阵列n-1的部分462-1)。例如，在一些实施例中，可使用移位技术将数据值从部分462-1中的列移动到部分462-m中的列。

列选择电路(例如，图3中的358)可引导特定行的子阵列(例如，425-0)的部分(例如，462-1)中的八个列(例如，digit/digit*)的每一者的移动(例如，依序移动)，使得用于所述部分的感测组件带(例如，424-0)的感测放大器及计算组件可以特定顺序(例如，以其中感测列的顺序)将所有数据值存储(高速缓存)及移动到共享i/o线。在用于八个列的每一者的互补数字线digit/digit*及互补共享i/o线355的情况下，可存在从子阵列的部分定序到共享i/o线的16个数据值(例如，位)，使得每次从感测放大器及计算组件的每一者输入数据值(例如，位)到互补共享i/o线中的每一者。

因而，在各自具有八个列(例如，子阵列425-0、425-1、……、425-n-1的每一者的子阵列部分462-1)且各自经配置以耦合到不同共享i/o线(例如，455-1到455-m)的子阵列的2048个部分的情况下，2048个数据值(例如，位)可在基本上相同时间点(例如，并行)移动到多个共享i/o线。因此，本发明描述将多个共享i/o线配置为至少一千位宽(例如，2048个位宽)以增大dram实施方案中的数据移动的速度、速率及效率(例如，相对于64位宽的数据路径)。

如在图4a到4b中说明，在每一子阵列(例如，子阵列0425-0)中，一或多个多路复用器460-1、460-2可耦合到用于子阵列的感测组件带424-0的每一部分462-1、462-2、……、462-m的感测放大器及计算组件。多路复用器460-1、460-2可经配置以存取、选择、接收、协调、组合及运输通过子阵列的部分(例如，部分462-1)中的数个选定感测放大器及计算组件存储(高速缓存)的数据值(例如，位)以输入到共享i/o线(例如，共享i/o线0455-1)。因而，如在本文中描述，共享i/o线可经配置以将源位置与目的地位置耦合在一对库区段位置之间以用于改善数据移动。

根据本发明的各种实施例，控制器(例如，140)可耦合到存储器装置的库(例如，121)以执行命令以将库中的数据从源位置(例如，子阵列0425-0)移动到目的地位置(例如，子阵列n-1425-n-1)。在各种实施例中，库区段可包含库区段中的存储器单元的多个子阵列，例如，子阵列125-0到125-n-1及425-0到425-n-1。在各种实施例中，库区段可进一步包含经由多个存储器单元列(例如，322-0及422-0及422-1)耦合到多个子阵列的感测电路(例如，150)。感测电路可包含耦合到列的每一者且经配置以实施移动数据的命令的感测放大器及计算组件(例如，在图2中分别为206及231且在图3、4a及4b中的对应参考数字处)。

在各种实施例中，库区段可进一步包含共享i/o线(例如，155、355及455-1及455-m)以耦合源位置与目的地位置以移动数据。另外，控制器可经配置以耦合到多个子阵列及感测电路以对经移动数据执行到目的地位置(例如，库区段中)的数据写入操作。

因而，控制器140可经配置以引导经由共享i/o线移动的数据写入到目的地位置中的特定存储器单元(例如，到子阵列的特定行中的存储器单元)。除经配置以引导数据写入到存储器阵列130的控制器140的替代途径之外(例如，如在图1a中展示)，还可同样地对经移动数据执行数据写入操作，其中经由i/o电路144及写入电路148通过数据总线156(例如，64位宽的数据总线)从主机110转移数据。

根据各种实施例，设备可包含感测组件带(例如，124及424)，其经配置以包含对应于多个存储器单元列的数目的数目个多个感测放大器及计算组件，其中每一存储器单元列经配置以耦合到感测放大器及计算组件。库区段中的多个感测组件带(例如，424-0到424-n-1)的数目可对应于库区段中的多个子阵列(例如，425-0到425-n-1)的数目。

数个感测放大器及计算组件可经配置以选择性地(例如，循序)耦合到共享i/o线(例如，如通过图3中的358-1、358-2、359-1及359-2处的列选择电路展示)。列选择电路可经配置以通过选择性地耦合到(例如)源位置(例如，如在图3中的子阵列325及在图4a到4b中的子阵列部分462-1到462-m中展示)中的八个感测放大器及计算组件而选择性地感测子阵列的特定存储器单元列中的数据。因而，源位置中的八个感测放大器及计算组件可经配置以循序耦合到共享i/o线。根据本文中描述的实施例，可通过将阵列中的列数除以耦合到共享i/o线的每一者的八个感测放大器及计算组件而配置形成于阵列中的共享i/o线的数目。例如，当阵列(例如，库区段)或其每一子阵列中存在16,384个列且每一列存在一个感测放大器及计算组件时，16,384个列除以八产生2048个共享i/o线。

在各种实施例中，设备可包含数个多路复用器(例如，如在图4a到4b中的各种子阵列的部分462-1到462-m中的460-1及460-2处展示)。因而，根据各种实施例，设备可包含多个感测放大器及计算组件及用以选择感测放大器及计算组件以耦合到共享i/o线的多路复用器。多路复用器可形成于感测放大器及计算组件与共享i/o线之间以存取、选择、接收、协调、组合及运输选定数据以输入到经耦合共享i/o线。

根据本文中描述的各种实施例，存储器单元阵列可包含具有一对互补感测(数字)线(例如，图3中的305-1及305-2)的存储器单元列。在一些实施例中，感测电路可包含选择性地耦合到互补感测(数字)线对的每一者的感测放大器(例如，306-0)及经由传输门(例如，307-1、307-2)耦合到感测放大器的计算组件(例如，331-0)。

根据一些实施例，源感测组件带(例如，124及424)可包含数个感测放大器及计算组件，其可经选择及配置以将从源位置的行感测的一定量的数据(例如，数个位)并行发送到多个共享i/o线。例如，响应于用于通过列选择电路循序感测的控制信号，子阵列的行的选定列的存储器单元可感测及存储(高速缓存)一定量的数据(例如，数个位)直到所述量达到阈值且接着经由多个共享i/o线发送数据。在一些实施例中，阈值数据量可对应于多个共享i/o线的至少一千位宽度。

在一些实施例中，源感测组件带可包含数个感测放大器及计算组件，其可经选择及配置以在从源位置的行感测的数据(例如，位)的量(例如，数据位的数目)超过多个共享i/o线的至少一千位宽度时存储所感测数据。在此实施例中，源感测组件带可经配置以在耦合到多个共享i/o线时发送从源位置的行感测的数据作为多个子集。例如，数据的至少第一子集的量可对应于多个共享i/o线的至少一千位宽度。

如在本文中描述，控制器可经配置以(例如)响应于来自控制器140的控制信号经由共享i/o线将数据从源位置中的选定行及选定感测线移动到目的地位置中的选定行及选定感测线。根据各种实施例，输入到控制器的源位置(例如，第一子阵列)中的选定行及选定感测线可不同于目的地位置(例如，第二子阵列)中的选定行及选定感测线。

如在本文中描述，源子阵列中的选定行及选定感测线的存储器单元中的数据的位置可不同于移动到目的地子阵列中的选定行及选定源线的存储器单元的数据的位置。例如，源位置可为图4a中的子阵列0425-0的部分462-1的特定行及数字线且目的地可为图4b中的子阵列n-1425-n-1中的部分462-m的不同行及数字线。

根据本文中的实施例，目的地感测组件带(例如，124及424)可与源感测组件带相同。例如，可(例如)取决于来自控制器的控制信号选择及配置多个感测放大器及计算组件以将所感测数据选择性地发送到经耦合共享i/o线且从多个经耦合共享i/o线中的一者选择性地接收数据(例如，以移动到目的地位置)。可使用本文中描述的列选择电路(例如，图3中的358-1、358-2、359-1及359-2)执行目的地感测组件带中的感测放大器及计算组件的选择。

根据一些实施例，控制器可经配置以将通过目的地感测组件带中的多个选定感测放大器及计算组件选择性地接收的一定量的数据(例如，数个数据位)写入到目的地子阵列中的目的地位置的选定行及选定感测线。在一些实施例中，写入的数据量对应于多个共享i/o线的至少一千位宽度。

根据一些实施例，目的地感测组件带可包含多个选定感测放大器及计算组件，其经配置以在所接收数据的量(例如，数据位的数目)超过多个共享i/o线的至少一千位宽度时存储所接收数据(例如，位)。根据一些实施例，控制器可经配置以将所存储数据(例如，数个数据位)作为多个子集写入到目的地位置中的选定行及多个选定感测线。在一些实施例中，经写入数据的至少第一子集的数据量可对应于多个共享i/o线的至少一千位宽度。根据一些实施例，控制器可经配置以将所存储数据(例如，数个数据位)作为单个集合(例如，并非作为数据子集)写入到目的地位置中的选定行及选定感测线。

本发明的实施例提供了一种通过使用改善数据路径(例如，dram实施方案的共享i/o线)来增大pim阵列中的数据移动的速度、速率及效率的方法。根据如在本文中描述的各种实施例，存储器装置中的一对库位置中的源位置及目的地位置可经配置以经由多个共享i/o线耦合。如在本文中描述，存储器装置中的库可包含：存储器单元阵列；感测电路，其经由多个感测线耦合到阵列，感测电路包含感测放大器及经配置以实施运算的计算组件；及控制器，其耦合到阵列及感测电路。

所述方法可包含从控制器接收控制信号以将数据从源位置移动到目的地位置(例如，存储器单元的dram阵列的目的地位置)。所述方法可进一步包含使用感测放大器及计算组件经由多个共享i/o线将数据从源位置移动到目的地位置(例如，dram阵列的目的地位置)。

在一些实施例中，所述方法可包含将2048个共享i/o线配置为2048位宽的共享i/o线。根据一些实施例，可通过将与阵列中的存储器单元行相交的阵列中的列的数目除以多个共享i/o线的2048位宽度而配置用于将数据从源位置中的第一行移动到目的地位置中的第二行的循环数目。例如，阵列(例如，库、库区段)及其子阵列可具有16,384个列，其可对应于行中的16,384个数据值，其在除以与行相交的多个共享i/o线的2048位宽度时可产生八个循环，每一个单独循环处于用于移动行中的所有数据的基本上相同时间点(例如，并行)。替代地或此外，可通过将与阵列中的存储器单元行相交的阵列中的列的数目除以多个共享i/o线的2048位宽度且使结果与控制器的时钟速率相乘而配置用于将数据从源位置中的第一行移动到目的地位置中的第二行的带宽。在一些实施例中，确定阵列的行中的数据值的数目可基于阵列中的多个感测(数字)线。

第一存储器单元子阵列中的源位置可经配置以经由多个共享i/o线耦合到第二存储器单元子阵列中的目的地位置，其中多个共享i/o线可经配置为至少一千位宽的共享i/o线。所述方法可包含配置用于第一子阵列(例如，425-0)的第一感测组件带(例如，424-0)及用于第二子阵列(例如，425-n-1)的第二感测组件带(例如，424-n-1)以包含耦合到第一及第二子阵列中的每一对应存储器单元列(例如，422-0到422-x-1)的感测放大器及计算组件(例如，分别为406-0及431-0)。控制器可经配置以(例如)经由列选择电路358-1、358-2、359-1及359-2耦合到第一及第二子阵列以及第一及第二感测组件带的存储器单元。

所述方法可包含使用用于第一子阵列的第一感测组件带及用于第二子阵列的第二感测组件带经由多个共享i/o线将数据从第一子阵列中的源位置移动到第二子阵列中的目的地位置。根据各种实施例，用于第一子阵列的第一放大器带及用于第二子阵列的第二感测组件带可经配置以(例如)经由图3中的列选择电路358-1、358-2、359-1及359-2及图4a到4b中的多路复用器460-1及460-2耦合到多个共享i/o线。

根据一些实施例，第一子阵列中的源位置及第二子阵列中的目的地位置可在存储器装置的单个库区段中，如在图1b到1c及图4a到4b中展示。替代地或此外，第一子阵列中的源位置及第二子阵列中的目的地位置可在耦合到多个共享i/o线的存储器装置的单独库及库区段中。在一些实施例中，在两个单独库之间的数据移动可包含耦合到两个库之间的多个共享i/o线的数个中间寄存器(未展示)，以便临时保持(例如，执行高速缓存及/或数据缓冲功能)经移动数据。因而，临时保持经移动数据可解决关于使用共享i/o线在两个库之间移动数据(例如，关于控制信号、数据移动的同步化等)的时序问题。因而，所述方法可包含经由多个共享i/o线将数据从用于第一子阵列的第一感测组件带(例如，并行)移动到用于第二子阵列的第二感测组件带。

根据各种实施例，所述方法可包含配置多个子阵列(例如，子阵列425-0到425-n-1)的每一者中的感测组件带(例如，所有感测组件带424-0到424-n-1)以耦合到多个共享i/o线(例如，共享i/o线455-1)。在一些实施例中，所述方法可包含使用第一感测组件带(例如，感测组件带424-0)每次仅将第一子阵列中的互补感测线的八个列中的一者耦合到多个共享i/o线中的一者，且使用第二感测组件带(例如，感测组件带424-n-1)每次仅将第二子阵列中的互补感测线的八个列中的一者耦合到多个共享i/o线中的一者。

所述方法可包含经由多个共享i/o线将数据从第一感测组件带的数个感测放大器及计算组件移动到第二感测组件带的对应数目个感测放大器及计算组件。例如，从源位置的每一个感测放大器及计算组件感测的数据可移动到目的地位置中的对应感测放大器及计算组件。

根据各种实施例，所述方法可包含控制器选择(例如，开启)用于第一感测组件带的对应于源位置的第一存储器单元行以感测存储于其中的数据，将多个共享i/o线耦合(例如，开启)到第一感测组件带且例如，经由列选择电路358-1、358-2、359-1及359-2及多路复用器460-1及460-2将第二感测组件带耦合(例如，开启)到多个共享i/o线。因而，所述方法可包含经由多个共享i/o线将数据从第一感测组件带并行移动到第二感测组件带。所述方法可包含第一感测组件带存储(例如，高速缓存)所感测数据且第二感测组件带存储(例如，高速缓存)经移动数据。

所述方法可包含控制器(例如)经由列选择电路358-1、358-2、359-1及359-2及多路复用器460-1及460-2选择(例如，开启)用于第二感测组件带的对应于目的地位置的第二存储器单元行。接着，控制器可引导移动到第二感测组件带的数据写入到第二存储器单元行中的目的地位置。

在dram实施方案中，共享i/o线可用作数据路径以在阵列中的各种位置(例如，子阵列)之间移动存储器单元阵列中的数据。共享i/o线可在所有感测组件带之间共享。在各种实施例中，感测组件带或一对感测组件带(例如，耦合源位置与目的地位置)可在任何给定时间与共享i/o线通信。共享i/o线用于完成将数据从一个感测组件带移动到另一个感测组件带。可开启第一感测组件带中的行且可感测所述行中的存储器单元的数据值。在感测之后，可将第一感测组件带开启到共享i/o线，且将第二感测组件带开启到相同共享i/o线。第二感测组件带仍可在预充电状态中，例如，准备好接受数据。在已将来自第一感测组件带的数据移动(例如，驱动)到第二感测组件带中之后，第二感测组件带可触发(例如，锁存)数据到相应感测放大器及计算组件中。(例如)在锁存数据之后可开启耦合到第二感测组件带的行，且驻留于感测放大器及计算组件中的数据可写入到所述行的目的地位置中。

图5说明根据本发明的数个实施例的与使用电路执行数个数据移动操作相关联的时序图572。在图5中示意性地说明的时序图572经展示为启用数据移动的电路中的信号序列的实例，如在本文中描述。通过实例展示以任意长度的信令单元水平划界的时间标度575(t0、t1、t2、……、t13)。

根据本发明的各种实施例，控制器(例如，图1a到1c中的140)可经配置以耦合到存储器装置的一或多个库及库区段(例如，图1b到1c中的121/123)以执行命令以将数据从源子阵列(例如，源子阵列425-0及525-0)移动到目的地子阵列(例如，目的地子阵列425-n-1及525-n-1)。

因而，在t1，控制器可提供信号以使源子阵列525-0的源感测组件带576的预充电被驱动而降低以启用(例如，触发)源感测组件带以读取及存储所感测数据。可在t2将信号输入到选定源行577以通过驱使行升高而实现所述行的存储器单元中的数据值的读取(感测)。可在t3将信号输入到与源感测组件带相关联的感测电路578(例如，感测放大器及计算组件)以通过驱使感测电路升高而实现所述行的存储器单元中的数据值的感测。可在t4将信号输入到选定源列579以通过驱使列升高而实现所述行的选定源列的存储器单元中的数据值的读取(感测)。

根据各种实施例，在t3，控制器可提供信号以实现数个共享i/o线581的预充电以通过驱使其降低而将数个共享i/o线与源子阵列的源感测组件带耦合。在约t4到t5之间，可通过数个共享i/o线580传导所感测数据，以便可通过目的地子阵列525-n-1的组件存取所感测数据。例如，如在本文中描述，可在从约t4到t5的时间周期期间通过经耦合的数个共享i/o线循序发送来自经配置以耦合到数个共享i/o线的每一者的循序选定列(例如，列1到列8)的数据。在一些实施例中，如在580处展示，通过数个共享i/o线传导的数据可包含从互补感测线感测的数据。

在t3，控制器可提供信号以使目的地子阵列525-n-1的目的地感测组件带582的预充电被驱动而降低以启用(例如，触发)目的地感测组件带以通过耦合到数个共享i/o线580而接收及存储经移动数据。可在t4将信号输入到选定目的地列585以通过驱使选定目的地列升高而实现数据值到与用于选定列的目的地感测组件带相关联的感测电路584(例如，感测放大器及计算组件)的移动。可在t5输入信号以通过驱使与源感测组件带相关联的感测电路584(例如，感测放大器及计算组件)升高而锁存移动到目的地感测组件带的数据以存储于感测电路中。可在t6将信号输入到选定目的地行583以通过驱使其升高而使存储于感测电路中的数据能够移动及写入到其选定存储器单元。

可实施各种时间帧以在提供信号以停用(例如，关闭)信号传导途径之前使信号传导途径保持启用(例如，开启)。根据一些实施例，通过在t5驱使感测电路584(例如，感测放大器及计算组件)升高而存储于感测电路中的数据可保持存取到选定目的地行583直到在t11输入信号以通过驱使信号传导途径降低而停用信号传导途径。因而，用于感测电路584的信号传导途径可从t5到t11(其涵盖从t6到t10的时间帧，其间开启用于选定目的地行的信号传导途径)开启。

根据本发明的各种实施例，源子阵列的源行(例如，512个行的任一者)可不同于(例如，无需匹配)目的地子阵列的目的地行，其中源及目的地子阵列在各种实施例中可处在存储器单元的相同或不同库及库区段中。另外，选定源列(例如，经配置以耦合到特定共享i/o线的八个列的任一者)可不同于(例如，无需匹配)目的地子阵列的选定目的地列。

虽然已在本文中说明及描述包含感测电路、感测放大器、计算组件、感测组件带、共享i/o线、列选择电路、多路复用器、信号时序序列等等的各种组合及配置的示范性实施例，但本发明的实施例不限于本文中明确叙述的所述组合。在本文中揭示的感测电路、感测放大器、计算组件、感测组件带、共享i/o线、列选择电路、多路复用器、信号时序序列等的其它组合及配置明确包含于本发明的范围内。

虽然已在本文中说明及描述特定实施例，但是所属领域的一般技术人员将了解，经计算以实现相同结果的布置可取代展示的特定实施例。本发明希望涵盖本发明的一或多个实施例的调适或变化。应理解，已以说明性方式而非限制性方式做出上述描述。所属领域的技术人员在检视上述描述后将明白在本文中未具体描述的上述实施例的组合及其它实施例。本发明的一或多个实施例的范围包含其中使用上述结构及方法的其它应用。因此，应参考所附权利要求书以及权利要求书有权拥有的等效物的全范围确定本发明的一或多个实施例的范围。

在前述实施方式中，出于简化本发明的目的，将一些特征集中于单个实施例中。本发明的此方法不应解释为反映本发明的所揭示实施例必须使用多于每一权利要求中明确叙述的特征的意图。而是，如所附权利要求书反映，本发明的标的物在于少于单个所揭示实施例的所有特征。因此，特此将所附权利要求书并入具体实施方式中，其中每一权利要求独立地作为单独实施例。