感测放大器和闩锁方案的制作方法

本揭示内容有关于一种感测放大器和闩锁方案，且更特别的是，有关于一种会加快内存访问时间的感测放大器和闩锁方案。

背景技术：

在内存中，感测放大器为在半导体内存芯片上构成电路的元件之一。感测放大器为在读取内存的数据时使用的读取电路之一部份。感测放大器感测来自位线表示存入记忆单元的数据位(1或0)的低功率信号，以及将小电压摆幅放大为可识别逻辑位准，藉此可用在内存外的逻辑而正确地解释数据。

在静态随机访问内存(sram)操作中，为了读取特定记忆单元的位，打开在特定记忆单元的横列上的字线，这会激活横列中的所有单元。然后，将该特定记忆单元的储值(0或1)送到与该特定记忆单元关连的位线。该感测放大器在两个互补位线的末端将小电压放大为正常逻辑位准。然后，由特定记忆单元的感测放大器闩锁来自所欲单元的位于缓冲器中，然后放上输出总线。

在动态随机访问内存(dram)操作中，感测放大器操作与sram类似，但是执行额外的功能。具体言之，dram芯片中的数据是以电荷储存于记忆单元的微小电容器中。读取操作耗尽单元中的电荷而销毁数据，因此在读出数据后，感测放大器必须通过施加电压至单元来立即写回(亦即，内存刷新)。

在感测放大器及闩锁方案中，只有感测放大器的一个输出用来主动驱动闩锁。感测放大器的另一输出保持预充电且仍未利用(亦即，不用来驱动闩锁)。习知设计的闩锁通常为srnor闩锁。在此配置中，大量的复杂堆迭栅极减缓效能。

另一种感测放大器及闩锁方案系使用堆迭反相器闩锁而不是srnor闩锁。这减少复杂堆迭栅极的个数而改善效能。不过，在此种设计中，感测放大器仍然只有一个输出用来主动驱动闩锁；感测放大器的另一输出保持预充电且仍未利用(亦即，不用来驱动闩锁)。

技术实现要素：

在本揭示内容的第一态样中，一种电路包括含有多个晶体管的感测放大器电路，该多个晶体管用感测放大器致能信号致能以输出第一输出数据线真值信号及第二输出数据线互补信号至闩锁电路，以及该闩锁电路包括用该第一输出数据线真值信号主动驱动的主要驱动器与用第二输出数据线互补信号主动驱动的次要驱动器，使得该闩锁电路输出读取全域数据线。

在本揭示内容的另一态样中，一种电路包括含有多个晶体管的感测放大器电路，该多个晶体管用感测放大器致能信号致能以输出第一输出数据线真值信号及第二输出数据线互补信号至闩锁电路，以及该闩锁电路包括用该第一输出数据线真值信号主动驱动的pmos上拉装置(pull-updevice)及一nmos下拉装置(pull-downdevice)，以及用该第二输出数据线互补信号主动驱动的nmos上拉装置及pmos下拉装置，使得该闩锁电路输出读取全域数据线。

在本揭示内容的另一态样中，一种方法，其包含下列步骤：致能感测放大器电路以输出第一输出数据线真值信号及第二输出数据线互补信号至闩锁电路，用该第一输出数据线真值信号主动驱动该闩锁电路的主要驱动器，用该第二输出数据线互补信号主动驱动该闩锁电路的次要驱动器，以及基于正被主动驱动的该主要驱动器及该次要驱动器来输出读取全域数据线。

附图说明

以下在【实施方式】中用本揭示内容的示范具体实施例的非限定性实施例参考多个附图描述本揭示内容。

图1显示根据本揭示内容的数个态样的感测放大器及闩锁的示意图。

图2为图1的感测放大器及闩锁的时序图。

具体实施方式

本揭示内容系有关于一种感测放大器和闩锁方案，且更特别的是，有关于一种会加快内存访问时间的感测放大器和闩锁方案。在更具体的实施例中，该感测放大器及该闩锁方案可提供为整合的感测放大器及闩锁。此外，该感测放大器及该闩锁方案使用两个感测放大器输出以主动驱动主要驱动器及第二驱动器以便改善效能。

有利的是，本揭示内容的感测放大器及闩锁方案可提供以下优点及/或机能：

(i)允许该感测放大器的两个输出(例如，dlc与dlt)主动驱动该闩锁；

(ii)在感测放大器的两个输出上提供相等的负载；

(iii)具有有共用供应的数个闩锁驱动器(亦即，闩锁核心，dlc/dlt的共模源极/漏极-栅极耦合)；

(iv)提供更快的感测放大器闩锁速度(相较于习知感测放大器和闩锁方案)；

(v)提供更快的访问时间(相较于习知感测放大器和闩锁方案)；

(vi)提供高频操作(相较于习知感测放大器和闩锁方案)；以及

(vii)减少电路大小(相较于习知感测放大器和闩锁方案)。

第1图显示根据本揭示内容的数个态样的感测放大器及闩锁的示意图。特别是，感测放大器及闩锁10包括栅极g1，多个晶体管t1-t22，以及多条信号线。该信号线包括：数据线真值dlt，数据线互补dlc，感测放大致能set，负值感测放大致能setn，感测放大致能产生setd，读取全域数据线rgblt，负值读取全域数据线rgbltn，感测放大器重设信号sarst，电压信号vcs，以及接地信号gnd。此外，第1图的感测放大器及闩锁10包括多个pmos晶体管(例如，t1、t2、t3、t4、t5、t10、t11、t12、t15、t16、t17及t19)与多个nmos晶体管(例如，t6、t7、t8、t9、t13、t14、t18、t20、t21及t22)。

如图1所示，晶体管t1有连接至晶体管t2的漏极的栅极，连接至电压信号vcs的源极，以及连接至晶体管t2的栅极的漏极。晶体管t2有连接至电压信号vcs的源极。晶体管t3有连接至感测放大器重设信号sarst的栅极，连接至电压信号vcs的源极，以及连接至晶体管t4的源极的漏极。晶体管t4有连接至感测放大器重设信号sarst的栅极以及连接至晶体管t5的源极的漏极。晶体管t5有连接至感测放大器重设信号sarst的栅极以及连接至电压信号vcs的漏极。

也如图1所示，晶体管t6有连接至晶体管t7的漏极的栅极，连接至晶体管t7的栅极的漏极，以及连接至晶体管t8的漏极的源极。晶体管t7有连接至晶体管t8的漏极的源极。晶体管t8有连接至感测放大致能set的栅极以及连接至接地信号gnd的源极。晶体管t9有连接至晶体管t6的漏极的栅极，连接至电压信号vcs的漏极，以及连接至晶体管t11的源极的源极。晶体管t10有连接至晶体管t7的漏极的栅极，连接至电压信号vcs的源极，以及连接至晶体管t11的源极的漏极。晶体管t11有连接至负值感测放大致能信号setn的栅极以及连接至晶体管t12的源极的漏极。晶体管t12有连接至晶体管t6的漏极的栅极以及连接至晶体管t14的漏极的漏极。晶体管t13有连接至晶体管t7的漏极的栅极，连接至晶体管t11的漏极的漏极，以及连接至晶体管t14的漏极的源极。晶体管t14有连接至感测放大致能产生setd的栅极与连接至接地信号gnd的源极。

也如图1所示，晶体管t15有连接至电压信号vcs的源极，连接至负值感测放大致能setn的栅极，以及连接至晶体管t16的源极的漏极。晶体管t16有连接至接地信号gnd的栅极以及连接至晶体管t17的栅极的漏极。晶体管t17有连接至电压信号vcs的源极以及连接至晶体管t19的源极的漏极。晶体管t18有连接至负值感测放大致能setn的栅极，连接至晶体管t16的漏极的漏极，以及连接至接地信号gnd的源极。晶体管t19有连接至读取全域数据线rgblt的栅极以及连接至晶体管t20的漏极的漏极。晶体管t20有连接至读取全域数据线rgblt的栅极以及连接至晶体管t21的漏极的源极。晶体管t21有连接至接地信号gnd的源极以及连接至负值感测放大致能setn的栅极。晶体管t22有连接至电压信号vcs的栅极以及连接至接地信号gnd的源极及漏极。最后，栅极g1反相负值读取全域数据线rgbltn以及输出读取全域数据线rgblt。

在图1的感测放大器及闩锁10中，主要驱动器包括共享至数据线真值dlt的栅极连接的晶体管t10及t13。此外，在图1的感测放大器及闩锁10中，次要驱动器包括共享至数据线互补dlc的栅极连接的晶体管t9及t12。此外，如图2所示，主要驱动器有pmos上拉装置(例如，晶体管t10)及nmos下拉装置(例如，晶体管t13)，以及次要驱动器有nmos上拉装置(例如，晶体管t9)及pmos下拉装置(例如，晶体管t12)。如上述，由于数据线真值dlt与数据线互补dlc两者各自驱动主要驱动器(例如，晶体管t10及t13)及次要驱动器(例如，晶体管t9及t12)，感测放大器闩锁速度可改善达8％，访问时间可改善，以及电路大小可减少达10％。

应了解，图1的感测放大器及闩锁可包括含有主要驱动器(例如，晶体管t10及t13)及次要驱动器(例如，晶体管t9及t12)的闩锁方案。在本揭示内容中，感测放大器的两个输出(亦即，数据线真值dlt与数据线互补dlc)用来主动驱动闩锁。换言之，主要驱动器(例如，晶体管t10及t13)用数据线真值dlt驱动，以及次要驱动器(例如，晶体管t9及t12)用数据线互补dlc驱动。该主要驱动器可包括共享至数据线真值dlt的栅极连接的pmos晶体管(例如，晶体管t10)及nmos晶体管(例如，晶体管t13)，以及次要驱动器可包括共享至数据线互补dlc的栅极连接的nmos晶体管(例如，晶体管t9)及pmos晶体管(例如，晶体管t12)。在该主要驱动器中，pmos晶体管(例如，晶体管t10)用作上拉装置以及nmos晶体管(例如，晶体管t13)用作下拉装置。次要驱动器的nmos晶体管(例如，晶体管t9)用作上拉装置以及pmos晶体管(例如，晶体管t12)用作下拉装置。

图1中由“1”过渡到“0”(亦即，高至低)的读取全域数据线rgblt为慢路径(slowpath)，因为数据线真值dlt感测缓慢。因此，在本揭示内容中，数据线互补dlc保持高预充电以及在过渡开始时通过次要驱动器的nmos上拉装置(例如，晶体管t9)来驱动闩锁(亦即，负值读取全域数据线rgbltn的先前状态为“0”，因此nmos上拉装置(例如，晶体管t9)在感测时有vgs＝vds＝vcs)。

图1中由“0”过渡到“1”(亦即，低至高)的读取全域数据线rgblt为快路径，因为数据线真值dlt保持高预充电以及次要驱动器的nmos上拉装置(例如，晶体管t9)关闭(负值全域数据线rgblt的先前状态为“1”，因此nmos上拉装置(例如，晶体管t9)在感测时有vgs＝0)。此外，次要驱动器的pmos下拉装置(例如，晶体管t12)加快过渡的结尾部份。

鉴于上述，本揭示内容在数据线真值dlt与数据线互补dlc上有等效的负载。此外，该感测放大器及该闩锁方案的数个闩锁驱动器(亦即，主要驱动器及次要驱动器)有共用供应(亦即，在闩锁核心，数据线真值dlt及数据线互补dlc的输出的共模源极/漏极-栅极耦合)。

再者，相较于感测放大器及闩锁方案的习知设计，图示于图1的方案的访问时间加快约5皮秒，因为感测放大器的两个输出都用来驱动闩锁。此外，相较于习知设计，本揭示内容的架构有较小的尺寸(例如，尺寸少10％)，因为复杂栅极的数目减少。

此外，在图1的感测放大器及闩锁10中，更快访问时间及高频操作可提供优于感测放大器及闩锁方案的习知设计的竞争优势。此外，图1的感测放大器及闩锁可使用于所有类型的内存(例如，14纳米、10纳米等等)，包括静态随机访问内存(sram)，动态随机访问内存(dram)，以及其他易失性及非易失性内存。

图2为图1的感测放大器及闩锁的时序图。更特别的是，图2的时序图包括以下要素：(i)写入线wl曲线(标示为“a”)，(ii)负值感测放大致能setn(标示为“b”)，(iii)感测放大致能set(标示为“c”)，(iv)习知架构的数据线真值dlt(标示为“d”)，(v)本揭示内容的数据线真值dlt(标示为“e”)，(vi)感测放大致能产生setd(标示为“f”)，(vii)习知架构的数据线互补dlc(标示为“g”)，(viii)本揭示内容的数据线互补dlc(标示为“h”)，(ix)本揭示内容的负值读取全域数据线rgbltn(标示为“i”)，(x)习知架构的负值读取全域数据线rgbltn(标示为“j”)，(xi)本揭示内容的读取全域数据线rgblt(标示为“k”)，(xii)习知架构的读取全域数据线rgblt(标示为“l”)，(xiii)本揭示内容的输出q0(标示为“m”)，(xiv)习知架构的输出q0(标示为“n”)，以及(xv)时序图中图示nmos上拉装置的协助效果的部份(标示为“o”)。

如以上图2所示，在感测放大致能set由“0”过渡到“1”(标示为“c”)之后，读取全域数据线rgblt(标示为“k”)在指定时序改变数值。相较之下，习知架构的读取全域数据线rgblt(标示为“l”)在大于指定时序的时序改变数值。因此，相较于习知架构，图2的时序图显示本揭示内容的感测放大闩锁加快8％。

也如图2所示，在感测放大致能set由“0”过渡到“1”(标示为“c”)之后，输出q0(标示为“m”)比习知架构的输出q0(标示为“n”)更快地改变数值。

在图2中，参考时序图中图示nmos上拉装置的协助效果的部份(标示为“o”)，可看见图1的感测放大器及闩锁10的效果。在标示为“o”的部份中，相较于习知架构的负值读取全域数据线rgbltn(标示为“j”)，次要驱动器的nmos上拉装置有助于在较快的时间上拉本揭示内容的读取负值全域数据线rgbltn(标示为“i”)。

如上述的方法及结构使用于集成电路芯片的制造。所得集成电路芯片可由制造者以原始晶圆形式(rawwaferform)(也就是具有多个未封装芯片的单一晶圆)、作为裸晶粒(baredie)或已封装的形式来销售。在后一情形下，芯片装在单芯片封装体中(例如，塑胶载体(plasticcarrier)，具有固定至主机板或其他更高层载体的引脚(lead))，或多芯片封装体中(例如，具有表面互连件(surfaceinterconnection)或内嵌互连件(buriedinterconnection)任一或两者兼具的陶瓷载体)。然后，在任一情形下，芯片与其他芯片、离散电路元件及/或其他信号处理装置整合成为(a)中间产品(例如，主机板)，或(b)最终产品中的任一者的一部分。该最终产品可为包括集成电路芯片的任何产品，从玩具及其他低端应用到有显示器、键盘或其他输入装置及中央处理器的先进计算机产品不等。

已提出本揭示内容的各种具体实施例的说明是为了图解说明而非旨在穷尽或限定至所揭示的具体实施例。本领域技术人员明白在不脱离所揭示具体实施例的精神及范畴下仍有许多修改及变体。选择使用于本文的术语以最佳地解释该具体实施例的原理，实施应用或优于出现于市上的技术的技术改善，或致能其他本领域技术人员了解揭示于本文的具体实施例。